[发明专利]半导体结构的形成方法

说明书

本发明提供的方法包括接收半导体基板，其具有第一半导体材料的半导体表面；形成抗击穿结构于半导体基板中；在第一温度T1对半导体基板进行预烘烤工艺；在第二温度T2外延成长第一半导体材料的未掺杂的半导体层于半导体基板上，且未掺杂的半导体层具有第一厚度t1；在第三温度T3外延成长半导体层堆叠于未掺杂的半导体层上，且第三温度T3小于第二温度T2；图案化半导体基板与半导体层堆叠以形成沟槽，进而定义与沟槽相邻的主动区；形成隔离结构于沟槽中；选择性移除第二半导体层；以及形成栅极结构以包覆每一第一半导体层。

技术领域

本发明实施例一般涉及集成电路装置，更特别涉及多栅极装置如全绕式栅极装置。

背景技术

电子产业对较小、较快、且同时支援大量复杂功能的电子装置的需求持续增加。为了符合这些需求，集成电路产业的持续趋势为制造低成本、高效能、与低能耗的集成电路。达成这些目标的主要方法为减少集成电路尺寸(比如最小集成电路结构的尺寸)，进而改善产能与降低相关成本。然而尺寸缩小亦增加集成电路制造工艺的复杂度。因此为了实现集成电路装置与其效能的持续进展，集成电路制造工艺与技术亦须类似进展。

近来导入多栅极装置以改善栅极控制。多栅极装置可增加栅极-通道耦合、减少关闭状态电流、及/或减少短通道效应。多栅极装置之一为全绕式栅极装置(亦可视作多通道装置)，其包括堆叠的多个通道，且栅极结构可部分或完全延伸于多个通道周围，以接触至少两侧上的通道区。全绕式栅极装置可大幅缩小集成电路技术的尺寸，维持栅极控制、并缓解短通道效应，且可无缝整合至现有的集成电路制造工艺。随着全绕式栅极装置持续缩小，产生多种挑战。举例来说，可能无法适当地形成抗击穿结构以达所需效果。由于通道区中(特别是对高迁移率的通道而言)的掺质扩散与其他考量，可能劣化迁移率与其他装置效能。因此需要集成电路结构所用的结构与其制作方法，以解决上述问题。

发明内容

本发明一实施例提供半导体结构的形成方法，包括接收半导体基板，其具有第一半导体材料的半导体表面；形成抗击穿结构于半导体基板中；在第一温度对半导体基板进行预烘烤工艺；在第二温度外延成长第一半导体材料的未掺杂的半导体层于半导体基板上，且未掺杂的半导体层具有第一厚度；在第三温度外延成长半导体层堆叠于未掺杂的半导体层上，且第三温度小于第二温度，其中半导体层堆叠包括垂直堆叠且交错设置的多个第一半导体层与多个第二半导体层，第一半导体层各自的第二厚度大于第一厚度，且第二半导体层各自的第三厚度大于第一厚度；图案化半导体基板与半导体层堆叠以形成沟槽，进而定义与沟槽相邻的主动区；形成隔离结构于沟槽中；选择性移除第二半导体层；以及形成栅极结构以包覆每一第一半导体层。

本发明另一实施例提供半导体结构的形成方法，包括：接收半导体基板，其具有第一半导体材料的半导体表面；在第一温度对基板进行预烘烤工艺；在第二温度外延成长第一半导体材料的未掺杂的半导体层于基板上，且未掺杂的半导体层具有第一厚度；在第三温度外延成长半导体层堆叠于未掺杂的半导体层上，第三温度小于第一温度与第二温度，其中半导体层堆叠包括垂直堆叠且交错设置的多个第一半导体层与多个第二半导体层，第一半导体层各自的第二厚度大于第一厚度，且第二半导体层各自的第三厚度大于第一厚度；图案化半导体基板与半导体层堆叠以形成沟槽，进而定义与沟槽相邻的主动区；将介电材料层与含有掺质的固体掺杂源材料层填入沟槽；以及在第四温度自固体掺杂源材料层驱动掺质至主动区，且第四温度大于第三温度。