[发明专利]组对结构非易失性存储器的局部位线选择电路及操作方法

说明书

本发明提供一种组对结构非易失性存储器的局部位线选择电路。该局部位线选择电路位于存储模块的外围，包括多个位线选择管组，每个位线选择管组包括第一位线选择管和第二位线选择管；局部位线与存储模块连接，一个位线选择管组与一个局部位线组对应连接，其中，第一位线选择管的漏极与第一局部位线连接，第二位线选择管的漏极与第二局部位线连接，第一全局位线与第一位线选择管的源极对应连接，第二全局位线与第二位线选择管的源极对应连接。该局部位线选择电路所用器件数量少，有助于降低局部位线选择电路占用的芯片面积，降低芯片成本，并改善读写数据干扰，提高芯片可靠性。本发明还提供一种组对结构非易失性存储器的操作方法。

技术领域

本发明涉及非易失性存储技术领域，特别涉及一种组对结构非易失性存储器的局部位线选择电路、以及组对结构非易失性存储器的操作方法。

背景技术

非易失性存储器（NVM）广泛地运用于我们日常生活的各个领域，包括嵌入式系统、数据存储类产品以及物联网系统。NVM存储芯片具有高密度、低价格、电可编程、可擦除等优点。随着工艺技术节点的不断缩小，NVM的存储单元（cell）尺寸相应地缩小。由于存储模块和外围辅助电路需要有较好的匹配性，因而对存储模块及其外围辅助电路的性能和集成度等提出了更高的要求。

目前的非易失性存储器中，位线（Bitline，BL）和字线（Wordline，WL）通常呈正交构造，存储单元以矩阵方式排布，在操作非易失性存储器时，例如对非易失性存储器进行读写时，对单个存储单元进行寻址。字线将同一行的存储单元的栅极连接在一起，位线将同一列的存储单元的源极或漏极连接在一起， 但有时为了减小读写过程中对所存储数据的干扰和减小高压驱动电路电荷泵（Charge Pump）的负载和面积，通常会将一整列上的存储单元在位线连接上分成若干个独立的局部位线（Local Bitline）, 每列的局部位线经由局部位线选择电路与全局位线（Global Bitline）相连。现有的非易失性存储器的局部位线选择电路的复杂度以及所用器件的种类、数量、版图的实现都会直接影响到整个存储模块的性能，且使得非易失性存储器的局部位线选择电路的面积较大。

发明内容

本发明的目的之一是提供一种组对结构非易失性存储器的局部位线选择电路，能够在不影响非易失性存储器的存储单元的正常操作的情况下，显著减小局部位线选择电路的面积和复杂度，降低了芯片成本，并改善读写数据干扰，提高芯片可靠性。本发明还提供一种组对结构非易失性存储器的操作方法。

为了实现上述目的，本发明提供一种组对结构非易失性存储器的局部位线选择电路。本发明针对的组对结构非易失性存储器包括存储模块和与所述存储模块连接的多个局部位线组；每个所述局部位线组包括第一局部位线和第二局部位线。所述局部位线选择电路位于所述存储模块的外围，包括多个位线选择管组，每个所述位线选择管组包括第一位线选择管和第二位线选择管；一个所述位线选择管组与一个所述局部位线组对应连接，其中，所述第一位线选择管的漏极与所述第一局部位线连接，所述第二位线选择管的漏极与所述第二局部位线连接，第一全局位线与所述第一位线选择管的源极对应连接，第二全局位线与所述第二位线选择管的源极对应连接。

可选的，所述存储模块包括阵列排布的多个组对存储单元，所述存储模块中同一列的组对存储单元共用一个所述局部位线组；每个所述组对存储单元包括第一存储管和第二存储管，所述第一存储管的漏极和同一所述组对存储单元的第二存储管的源极连接，所述第一存储管的栅极和所述第二存储管的栅极分别与两根不同的字线连接；与所述局部位线组对应的所述组对存储单元中，所述第一存储管的源极与所述第一局部位线连接，所述第二存储管的漏极与所述第二局部位线连接。