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[发明专利]改善非易失性存储器读取干扰的方法及控制系统-CN202111038944.4有效
发明人：金波;禹小军 -专利权人： 杭州领开半导体技术有限公司
申请日： 2021-09-06 - 公布日： 2023-08-04 - 主分类号： G11C16/26 文献下载
摘要：本发明提供的改善非易失性存储器读取干扰的方法及非易失性存储器的控制系统中，非易失性存储器包括多个存储单元，且每个存储单元的栅极与对应的一条字线连接；将字线上施加过读取电压的存储单元作为目标修复单元；在数据读取操作结束后，对产生的目标修复单元进行弱擦除操作，所述弱擦除操作中，通过对应的字线向目标修复单元的栅极施加修复电压，以减小或消除数据读取操作对目标修复单元产生的弱编程作用，进而可以有效地抑制读取干扰发生的机率，提高非易失性存储器内所储存的数据被正确读取的概率，而且有助于增大存储单元内存储数据的可读取次数和存储的时间。
改善非易失性存储器读取干扰方法控制系统

[发明专利]组对结构的单管非易失性存储单元阵列及其操作方法-CN202111143627.9有效
发明人：金波;禹小军 -专利权人： 杭州领开半导体技术有限公司
申请日： 2021-09-28 - 公布日： 2023-08-01 - 主分类号： G11C16/04 文献下载
摘要：本发明提供的组对结构的单管非易失性存储单元阵列中，多个组对存储单元在衬底上行列排布且均包括沿列方向排布、源极相连接且作为最小存储单元的第一存储管和第二存储管；组对存储单元对应的一组位线中，一条连接对应组对存储单元中的第一存储管的漏极，另一条连接第二存储管的漏极，同一组的两条位线中的一条能够作为另一条的源线；每条字线连接同一行的多个组对存储单元中的第一存储管的栅极或第二存储管的栅极，其中，在对同一组对存储单元内两个存储管中的一个进行数据写入或读取时，另一个作为选择管，如此可以有效地减小存储单元阵列的数据写入和读取功耗。本发明还提供组对结构的非易失性存储单元阵列的操作方法。
结构单管非易失性存储单元阵列及其操作方法

[发明专利]Nor闪存阵列的制作方法-CN202310417599.8有效
发明人：金波 -专利权人： 杭州领开半导体技术有限公司
申请日： 2023-04-19 - 公布日： 2023-07-18 - 主分类号： H10B41/35 文献下载
摘要：本发明提供一种Nor闪存阵列的制作方法。该Nor闪存阵列的制作方法中，提供的基底中形成有阱区，在阱区的基底顶部形成第一掺杂区，之后在第一掺杂区的基底上方形成阵列排布的多个第一栅极结构；其中，Nor闪存阵列的一个存储管包括一个第一栅极结构，第一掺杂区中与一个第一栅极结构位置对应的区域为一个存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管，同一存储单元中，相邻两个存储管通过相邻两个存储管的第一栅极结构之间的第一掺杂区串联，如此有利于增加存储管的沟道长度，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。
nor 闪存阵列制作方法

[发明专利]组对结构非易失性存储器的制作方法-CN202211124306.9有效
发明人：金波;禹小军 -专利权人： 杭州领开半导体技术有限公司
申请日： 2022-09-15 - 公布日： 2023-07-18 - 主分类号： H10B43/35 文献下载
摘要：本发明提供一种组对结构非易失性存储器的制作方法。该制作方法中，首先在基底的上表面上形成多个分隔墙，然后在基底上形成覆盖基底和分隔墙的栅极材料层，再研磨去除部分栅极材料层，使得栅极材料层的上表面平坦且露出分隔墙的顶面，接着对栅极材料层进行图形化处理，在每个分隔墙的两侧分别形成第一栅极和第二栅极，其中，一个分隔墙两侧的第一栅极和第二栅极属于同一个组对存储单元，组对存储单元的第一存储管包括第一栅极，组对存储单元的第二存储管包括第二栅极。该制作方法利用分隔墙分隔形成第一栅极和第二栅极，避免了光刻的分辨能力的限制，可以缩小组对存储单元中两个栅极之间的间距，减少组对存储单元占用的芯片面积。
结构非易失性存储器制作方法

[发明专利]Nor闪存阵列及其操作方法-CN202310417597.9在审
发明人：金波;陈永耀 -专利权人： 杭州领开半导体技术有限公司
申请日： 2023-04-19 - 公布日： 2023-07-14 - 主分类号： H10B43/35 文献下载
摘要：本发明提供一种Nor闪存阵列。该Nor闪存阵列包括行列排布的多个存储单元，多个存储单元位于基底的一阱区的范围内，每个存储单元包括串联的多个存储管；阱区的基底顶部具有第一掺杂区，同一存储单元中，多个存储管的栅极结构沿列方向排布在第一掺杂区的基底上方，第一掺杂区中与一存储管的栅极结构位置对应的区域为一个存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，且相邻两个存储管通过相邻两个存储管的栅极结构之间的第一掺杂区连接，如此有利于增加存储管的沟道长度，提高存储管的控制性，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。本发明还提供上述Nor闪存阵列的操作方法。
nor 闪存阵列及其操作方法

[发明专利]组对结构非易失性存储器的读取方法-CN202310219516.4有效
发明人：金波;陈永耀 -专利权人： 杭州领开半导体技术有限公司
申请日： 2023-03-09 - 公布日： 2023-05-16 - 主分类号： G11C16/26 文献下载
摘要：本发明提供的组对结构非易失性存储器的读取方法中，将每个物理扇区虚拟成第一逻辑扇区和第二逻辑扇区，第一逻辑扇区的组对存储单元的第一存储管作为存储管且第二存储管作为选择管，第二逻辑扇区的组对存储单元的第一存储管作为选择管而第二存储管作为存储管；在连续读取数据过程中，首先使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管存储的数据，然后读取除第一物理扇区外的其它物理扇区存储的数据，之后使用第一物理扇区对应的第二逻辑扇区的逻辑地址读取第一物理扇区内第二存储管存储的数据，如此在连续读取数据过程中可以降低存储器字线的电压切换频次。
结构非易失性存储器读取方法

[发明专利]组对结构非易失性存储器及其操作方法-CN202310208555.4在审
发明人：金波;陈永耀 -专利权人： 杭州领开半导体技术有限公司
申请日： 2023-03-07 - 公布日： 2023-05-05 - 主分类号： G11C16/14 文献下载
摘要：本发明提供一种组对结构非易失性存储器。该组对结构非易失性存储器的存储阵列包括行列排布的多个组对存储单元；每个组对存储单元包括源极相连接的第一存储管和第二存储管；同一行的组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；同一列的第一存储管的漏极连接同一条位线，同一列的第二存储管的漏极连接同一条位线；其中，第一存储管和第二存储管擦除状态的阈值电压分布均为正且编程状态的阈值电压分布均为正，如此对存储器进行操作时不需要施加负电压，操作方式较为简单且减少了电路驱动能力的要求。本发明还提供上述组对结构非易失性存储器的操作方法。
结构非易失性存储器及其操作方法

[发明专利]组对结构非易失性存储器的局部位线选择电路及操作方法-CN202211341569.5有效
发明人：禹小军;金波 -专利权人： 杭州领开半导体技术有限公司
申请日： 2022-10-31 - 公布日： 2023-03-24 - 主分类号： G11C8/12 文献下载
摘要：本发明提供一种组对结构非易失性存储器的局部位线选择电路。该局部位线选择电路位于存储模块的外围，包括多个位线选择管组，每个位线选择管组包括第一位线选择管和第二位线选择管；局部位线与存储模块连接，一个位线选择管组与一个局部位线组对应连接，其中，第一位线选择管的漏极与第一局部位线连接，第二位线选择管的漏极与第二局部位线连接，第一全局位线与第一位线选择管的源极对应连接，第二全局位线与第二位线选择管的源极对应连接。该局部位线选择电路所用器件数量少，有助于降低局部位线选择电路占用的芯片面积，降低芯片成本，并改善读写数据干扰，提高芯片可靠性。本发明还提供一种组对结构非易失性存储器的操作方法。
结构非易失性存储器局部选择电路操作方法

[发明专利]组对结构非易失性存储器件及其制作方法-CN202211395018.7有效
发明人：禹小军;金波 -专利权人： 杭州领开半导体技术有限公司
申请日： 2022-11-09 - 公布日： 2023-03-10 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种组对结构非易失性存储器件的制作方法。所述制作方法包括：提供基底，基底上形成有栅极材料层；在栅极材料层中形成多个第二开口；执行第一离子注入工艺，在多个第二开口对应的基底中形成多个第一注入区；以及对栅极材料层进行图形化处理，在每个第一注入区两侧的基底上方分别形成第一栅极和第二栅极；其中，组对结构非易失性存储器件中同一个组对存储单元的第一存储管和第二存储管分别包括位于一第一注入区两侧的第一栅极和第二栅极，第一存储管和第二存储管通过该第一注入区电连接。如此，有利于减少组对存储单元占用的芯片面积。本发明还提供一种组对结构非易失性存储器件。
结构非易失性存储器及其制作方法

[发明专利]NOR闪存阵列及其数据写入方法、读取方法及擦除方法-CN202110984193.9在审
发明人：金波;禹小军 -专利权人： 杭州领开半导体技术有限公司
申请日： 2021-08-25 - 公布日： 2022-10-28 - 主分类号： G11C11/4097 文献下载
摘要：本发明提供的NOR闪存阵列中，每个存储单元包括依次串联连接的源线选择管和n个存储管，源线选择管的源极作为存储单元的总源极端，每个存储单元中的源线选择管和n个存储管沿列方向排布，而同一行上各个存储单元中的源线选择管沿行方向排布；每条位线连接同一列上各个存储单元的总漏极端；每条共同源线连接同一行上各个存储单元的总源极端；每条字线连接同一行上各个存储单元中串接位置相同的存储管的栅极；每条源线选择线连接同一行上各个存储单元中源线选择管的栅极。如此，n个存储单元可以共用一个源线选择管，有助于提高NOR闪存阵列的存储密度。本发明还提供上述NOR闪存阵列的数据写入方法、数据读取方法和数据擦除方法。
nor 闪存阵列及其数据写入方法读取擦除

[发明专利]组对结构非易失性存储阵列的数据读取方法-CN202210131433.5有效
发明人：禹小军;金波 -专利权人： 杭州领开半导体技术有限公司
申请日： 2022-02-14 - 公布日： 2022-05-03 - 主分类号： G11C16/08 文献下载
摘要：本发明的组对结构非易失性存储阵列的数据读取方法中，在第一数据读取周期，选中存储单元的第一存储管的字线施加零伏电压而第二存储管的字线施加开启电压，与选中存储单元不同行的非选中存储单元的第一存储管的字线施加补偿正电压而第二存储管的字线施加关断负电压；在第二数据读取周期，选中存储单元的第二存储管的字线施加零伏电压而第一存储管的字线施加开启电压，非选中存储单元的第二存储管的字线施加补偿正电压而第一存储管的字线施加关断负电压。通过两个数据读取周期的配合，关断负电压产生的软擦除作用可以通过补偿正电压产生的软编程作用来补偿，从而在不增加额外电路和读周期时间的情况下，降低读取干扰发生的概率。
结构非易失性存储阵列数据读取方法

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