[发明专利]具有多外延层衬底配置的氧化物场沟槽功率MOSFET

说明书

本公开的各实施例总体上涉及具有多外延层衬底配置的氧化物场沟槽功率MOSFET。一种半导体衬底包括：掺杂有第一类型掺杂剂的基底衬底层；在基底衬底层上的第一外延层，第一外延层具有第一厚度并且掺杂有第一类型掺杂剂以提供第一电阻率；在第一外延层上的第二外延层，第二外延层具有第二厚度并且掺杂有第一类型掺杂剂以提供第二电阻率(小于第三电阻率)；以及在第二外延层上的第三外延层，第三外延层具有第三厚度并且掺杂有第一类型掺杂剂以提供第三电阻率(小于第二电阻率)。一种氧化物场沟槽晶体管包括具有绝缘多栅区和多源区的沟槽，该沟槽延伸到半导体衬底中并且穿过第一掺杂区、第二掺杂区和第三外延层并且部分地进入第二外延层。

相关申请的交叉引用

本申请要求于2021年10月31日提交的美国临时专利申请第63/273,975号的优先权，其公开内容通过引用并入本文。

技术领域

本文中的实施例总体上涉及金属氧化物半导体场效应晶体管(MOSFET)器件，尤其涉及支撑晶体管器件的衬底中的多个外延层的布置，这种布置能够提供改进的反向偏置体漂移二极管击穿和功率传导损耗操作特性。

背景技术

参考图1，图1示出了氧化物场沟槽型功率金属氧化物半导体场效应晶体管(MOSFET)器件50的横截面。在该示例中，MOSFET是一种n沟道(nMOS)型器件，形成在掺杂有n型掺杂剂的半导体衬底52中和其上，该衬底52提供晶体管50的漏极。衬底52具有正面54和背面56。多个沟槽58从正面54沿深度延伸到衬底52中。沟槽58在垂直于横截面的方向上彼此平行地沿长度(即，纵向地)延伸(即，进入和离开图示的页面)并且形成条带(这种类型的晶体管器件在本领域中通常称为条带FET型晶体管)。

掺杂有p型掺杂剂的区域64掩埋在衬底52中，埋入深度偏离正面54(即，低于正面54)，并且区域64在每个沟槽58的相对侧平行于正面54延伸。掺杂区64形成晶体管的本体(沟道)区域，其中沟槽58完全穿过掺杂体区64并且进入掺杂体区65下方的衬底52中。掺杂有n型掺杂剂的区域66设置在衬底52的正面54，并且在每个沟槽58的相对侧与正面54平行延伸，并且与掺杂体区66的顶部接触。掺杂区66形成晶体管的源极，沟槽58完全穿过掺杂源区66，并且进一步延伸，如上所述，完全穿过掺杂体区64进入掺杂体区66下方的衬底52。

每个沟槽58的侧壁和底部衬有第一(厚)绝缘层60a。例如，绝缘层60a可以包括厚的氧化物层。然后，沟槽58填充有第一多晶硅材料62a，其中绝缘层60a将第一多晶硅材料62a与衬底52绝缘。多晶硅材料62a是重n型掺杂多晶硅(例如，掺杂剂浓度为5×10²⁰at/cm³的磷)。在晶体管50的制造过程中，从沟槽58移除绝缘层60a的上部(其将邻近掺杂体区64和掺杂区66)，以露出多晶硅材料62a的对应上部61(参见图2A)。然后对多晶硅材料62a的该暴露的上部61进行转换(例如，使用热氧化工艺)以形成多氧化物区68，该多氧化物区68在沟槽58中与多晶硅材料62a的剩余(下部)部分63垂直对准(参见图2B)。多晶硅材料62a的该剩余下部63形成晶体管50的场板电极(也称为多源区，因为其通常与源区66电短路——这种电连接在图中未明确示出)。然后，每个沟槽58的上部的侧壁和底部衬有第二(薄)绝缘层60b(参见图2C)。例如，绝缘层60b可以包括热生长的薄氧化物层。然后，用第二多晶硅材料62b填充每个沟槽58的上部，其中绝缘层60b将第二多晶硅材料62b与衬底52(包括区域64和66)绝缘。第二多晶硅材料62b形成晶体管50的栅极(也称为多晶硅区)，并且包括在多氧化物区68的相对侧延伸的第一(例如，左)栅瓣621和第二(例如，右)栅瓣622。第一栅瓣和第二栅瓣由在多氧化物区68之上延伸的栅极桥部分623电耦合。绝缘层60b形成栅极氧化物层。

在衬底的上表面上方形成层的叠层70。叠层70包括未掺杂氧化物(例如，正硅酸四乙酯(TEOS))层72和玻璃(例如，硼磷硅酸盐玻璃(BPSG))层74。如果需要，叠层70还可以包括附加的绝缘层和/或阻挡层。