[发明专利]半导体集成电路的设计方法、电路设计系统及控制程序制品

说明书

本发明提供一种输出寄生元件对电路特性的影响度的半导体集成电路的设计方法、电路设计系统及控制程序制品。本发明的半导体集成电路的设计方法通过包含第1布线网及第2布线网的评估对象的第1种寄生元件及第2种寄生元件的电路模拟取得第1模拟结果。产生包含寄生于选自第1布线网及第2布线网中的1个布线网的1种寄生元件，并且包含寄生于其它布线网的2种寄生元件的布线网选择电路，针对各布线网选择电路，通过电路模拟取得布线网选择模拟结果。

相关申请

本申请享受以日本专利申请2021-210191号(申请日：2021年12月24日)为基础申请的优先权。本申请通过参考所述基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体集成电路的设计方法、电路设计系统及控制程序制品。

背景技术

从半导体集成电路的掩模布局的数据，产生记述构成半导体集成电路的电路元件及电路元件的连接关系的布线网表。通过解析半导体集成电路的布线网表，能够特定对电路特性造成的影响较大的电路元件(以下，也称为“临界元件”)。例如，变更MOS(metal-oxide-semiconductor：金属氧化物半导体)晶体管的栅极长度或栅极宽度等常数，特定临界元件。通过以减少临界元件对电路特性的影响的方式变更掩模布局，电路特性提高。

在半导体集成电路中，寄生元件寄生于在电路元件之间传输电性信号的布线。所述寄生元件对电路特性造成影响。

发明内容

本发明所要解决的问题在于提供一种输出寄生元件对电路特性的影响度的半导体集成电路的设计方法、电路设计系统及控制程序制品。

根据本发明的半导体集成电路的设计方法，包含：针对由包含第1布线网及第2布线网的布线网表记述的半导体集成电路，通过包含所述第1布线网及所述第2布线网的评估对象的第1种寄生元件及第2种寄生元件的电路模拟取得第1模拟结果；产生只包含寄生于所述第1布线网的所述第1种寄生元件，且包含寄生于所述第2布线网的所述第1种寄生元件及所述第2种寄生元件的第1布线网选择电路；产生只包含寄生于所述第1布线网的所述第2种寄生元件，且包含寄生于所述第2布线网的所述第1种寄生元件及所述第2种寄生元件的第2布线网选择电路；产生包含寄生于所述第1布线网的所述第1种寄生元件及所述第2种寄生元件，且只包含寄生于所述第2布线网的所述第1种寄生元件的第3布线网选择电路；产生包含寄生于所述第1布线网的所述第1种寄生元件及所述第2种寄生元件，且只包含寄生于所述第2布线网的所述第2种寄生元件的第4布线网选择电路；针对所述第1布线网选择电路取得第2模拟结果；针对所述第2布线网选择电路取得第3模拟结果；针对所述第3布线网选择电路取得第4模拟结果；且针对所述第4布线网选择电路取得第5模拟结果。

附图说明

图1是用来说明实施方式的半导体集成电路的设计方法的流程图。

图2是表示实施方式的半导体集成电路的电路设计系统的构成的示意图。

图3是表示设计对象电路的例子的电路图。

图4是用来说明产生布线网选择电路的方法的电路图(其1)。

图5是用来说明产生布线网选择电路的方法的电路图(其2)。

图6是用来说明产生布线网选择电路的方法的电路图(其3)。

图7是表示寄生元件对设计对象电路的电路特性的影响度的例子的表。

图8是表示构成布线网的布线层的例子的示意性剖视图。

图9是用来说明产生布线层选择电路的方法的电路图(其1)。

图10是用来说明产生布线层选择电路的方法的电路图(其2)。