[发明专利]集成电路结构

说明书

本公开提供一种集成电路结构。集成电路结构包括第一SRAM单元以及第二SRAM单元，其中第二SRAM单元的布局为第一SRAM单元的布局对于两者间的垂直单元边界的镜像。第一SRAM单元包括分别设置于第一鳍片及第二鳍片上方的第一下拉(PD)装置以及第二PD装置，其中分别对应第一PD装置及第二PD装置的通道区域的第一鳍片的一部分及第二鳍片的一部分，各自包括由第一通道宽度W1所定义的第一半导体层堆叠，并且分别提供第一PD装置及第二PD装置的源极端子的第一鳍片的一部分及第二鳍片的一部分，各自由第一宽度W1’所定义，第一宽度W1’相对于第一通道宽度W1经过扩大。

技术领域

本公开涉及一种半导体装置，尤其涉及存储器及/或集成电路结构的标准逻辑单元中诸如三维栅极全环场效晶体管的晶体管。

背景技术

半导体集成电路(integrated circuit,IC)工业已经历了指数性的成长。技术在IC材料与设计上的进步已经产生了许多世代的IC，其中每一世代都具有比先前世代更小且更复杂的电路。在IC发展的过程中，功能密度(即：每单位芯片尺寸的互连装置的数量)通常会增加，而几何尺寸(即：使用制造工艺所能创建的最小组件(或线段))则会降低。这种微缩的过程通常会通过增加生产效率以及降低相关成本的方式带来益处。这种微缩亦增加了处理以及制造IC的复杂性，并且，为了实现这些优点，需要在IC的工艺与制造上有着相似的发展。

随着集成电路(IC)技术朝向更小的技术节点迈进，诸如栅极全环(gate-all-around,GAA)晶体管的多重栅极(multi-gate)晶体管已被导入至存储器装置(例如：包含静态随机存取存储器(或SRAM)单元)中，以降低芯片的占用面积(footprint)并同时维持合理的工艺边限(margin)。尽管现行用于制造GAA晶体管的技术通常已足以满足其预期目的，但它们并非在所有方面都是完全令人满意的。举例来说，单元尺寸(例如：栅极间距)的降低造成在各个节点(例如：CVSS节点)的装置层级(level)接点的着陆面积(landing area)降低，导致了潜在的接触电阻的增加。

发明内容

本公开实施例提供一种集成电路(IC)结构。上述集成电路结构包括第一静态随机存取存储器(SRAM)单元以及相邻于第一SRAM单元的第二SRAM单元，其中第二SRAM单元的布局为第一SRAM单元的布局对于垂直单元边界的镜像。单元边界设置于第一SRAM单元与第二SRAM单元之间。在本实施例中，第一SRAM单元包括分别设置于第一鳍片以及第二鳍片上方的第一下拉(PD)装置以及第二PD装置，其中分别对应第一PD装置以及第二PD装置的通道区域的第一鳍片的一部分以及第二鳍片的一部分，各自包括由第一通道宽度W1所定义的第一半导体层堆叠，并且分别提供第一PD装置以及第二PD装置的源极端子的第一鳍片的一部分以及第二鳍片的一部分，各自由第一宽度W1’所定义，第一宽度W1’相对于第一通道宽度W1扩大了第二宽度W2。进一步地，在本实施例中，第一宽度W1’相对于上述第一通道宽度W1的扩大，朝向第二SRAM单元横向地延伸。

本公开实施例提供一种静态随机存取存储器(SRAM)单元作为集成电路(IC)结构的一部分。上述SRAM单元包括第一下拉(PD)装置以及第二PD装置、第一传输闸(PG)装置以及第二PG装置，其中第一PD装置与第一PG装置设置于第一鳍片上方，且第二PD装置与第二PG装置设置于第二鳍片上方、设置于第三鳍片上方的第一上拉(PU)装置以及设置于第四鳍片上方的第二PU装置，其中第一PU装置及第二PU装置分别与第一PD装置及第二PD装置交叉耦合。在本实施例中，分别配置为第一PD装置及第二PD装置的每一者的通道区域的第一鳍片及第二鳍片的第一部分，包括由第一宽度W1所定义的半导体层堆叠，并且被分别配置为第一PD装置及第二PD装置的每一者的源极区域的第一鳍片及第二鳍片的第二部分，包括突出超过第一PD装置及第二PD装置的各别通道区域且远离第一PU装置及第二PU装置的突出部分，第二部分由大于第一宽度W1的第二宽度W2所定义，其中源极特征被设置于第一PD装置及第二PD装置的每一者的突出部分上方。