[发明专利]一种动态比较器及芯片

说明书

本发明实施例提供了一种动态比较器及芯片，该动态比较器包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。该动态比较器引入牵引电路，加快了预放大级的速度，提高了比较器的判决速度。

技术领域

本发明涉及电路及芯片领域，具体地涉及一种动态比较器及芯片。

背景技术

近年来随着5G通信技术的发展，基础通信芯片的重要性日渐突出。比较器作为通信芯片中不可缺少的核心模块，广泛应用于模数转换器，串转并电路(serdes)及电源管理芯片等。比较器作为模数转换器中的核心模块，在采样结束之后的量化环节中消耗的工作时间最多，其数据处理速度成为影响通信发展的主要因素。

为了提高速度，一般的模数转换器都会采用动态比较器，单次比较分为复位阶段和比较阶段。在复位阶段，比较器会将状态调整到初始状态，当比较阶段来临时，比较器会迅速将输入的差分信号进行预放大，给比较器锁存级的正反馈环路提供信息，从而得到正确的判决结果。而现有比较器的速度不够快，拖慢了整个模数转换器系统的工作速度，甚至产生错误的判决结果，这些都严重制约了整体系统的性能。

发明内容

本发明实施例的目的是提供一种动态比较器及芯片，该动态比较器引入牵引电容，加快了预放大级的速度，提高了比较器的判决速度。

本发明实施例提供一种动态比较器，其特征在于，包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。

可选的，所述预放大级为两路输出端，所述牵引电路的两端分别与所述预放大级的两路输出端相连。

可选的，所述锁存级包括正反馈环路，用于对放大信号进行正反馈；所述预放大级的输出端连接所述正反馈环路的输入端。

可选的，当动态比较器的时钟处于下降沿时，反向时钟处于上升沿；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级的正反馈环路开启。

可选的，所述牵引电路的牵引强度与所述第一电容和第二电容的容值成反比。

可选的，所述反向时钟的信号为对动态比较器的时钟信号取反。

可选的，所述第一电容和第二电容均为无源电容。

可选的，所述预放大级包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管及第三NMOS管；所述第一PMOS管的漏极与所述第一NMOS管的漏极均与反向时钟相连，所述第一PMOS管的栅极与所述第一NMOS管的栅极均与动态比较器的时钟相连；所述第一PMOS管的源极与所述第二PMOS管的源极均与供电电源的正极相连；所述第三PMOS管的源极、第四PMOS管的源极及第二PMOS管的漏极相连；所述第三PMOS管的漏极与所述第二NMOS管的漏极相连，所述第四PMOS管的漏极与所述第三NMOS管的漏极相连；所述第二NMOS管的栅极与所述第三NMOS管的栅极均与动态比较器的时钟相连；所述第一NMOS管、所述第二NMOS管及所述第三NMOS管的源极均与供电电源的负极相连；所述第二NMOS管的栅极及所述第三NMOS管的栅极均与动态比较器的时钟相连。