[发明专利]一种具有鳍式结构的半导体器件及其制备方法

说明书

本申请公开了一种具有鳍式结构的半导体器件及其制备方法，涉及半导体领域，该方法包括获得形成有图形化极性调节层的衬底；通过调节Ⅴ族源与Ⅲ族源的输入比生长鳍式异质结，鳍式异质结包括在衬底未被图形化极性调节层覆盖的区域的氮极性异质结，以及位于图形化极性调节层上的金属极性异质结，氮极性异质结和金属极性异质结的高度不同；制备电极，得到具有鳍式结构的半导体器件。图形化极性调节层可以控制金属极性异质结和氮极性异质结的分布，在不同Ⅴ族源与Ⅲ族源的输入比下，金属极性异质结和氮极性异质结生长高度不同，可直接生长出鳍式异质结，无需刻蚀，既可避免刻蚀带来的损伤，还避免刻蚀损伤造成的沟道漏电通道，改善关态漏电流。

技术领域

本申请涉及半导体领域，特别是涉及一种具有鳍式结构的半导体器件及其制备方法。

背景技术

随着半导体技术的发展，器件结构从平面结构演化至鳍式三维沟道结构，鳍式沟道结构使栅电极与沟道层的接触面积增加，电子耗尽区域进一步增加，从而使得半导体器件具有更强的栅控能力，有效改善短沟道效应带来的漏电问题。

目前，半导体器件的鳍式结构都是通过自上而下的干法刻蚀工艺形成的，在制作完外延平面结构后，通过光刻工艺制作掩膜，再用干法刻蚀出三维沟道，得到鳍式结构晶体管。干法刻蚀会在刻蚀表面引入高密度的缺陷态，类施主的缺陷态会引起严重的漏电流，增加器件的关态漏电流以及功耗。当干法刻蚀的损伤过大，会造成器件漏电严重，甚至出现器件难以关断的情况。目前，虽然刻蚀损伤可以通过湿法溶液刻蚀、介质层钝化等工艺降低，但是高密度的刻蚀损伤依然难以从根本上去除，并且刻蚀成本也较高。

因此，如何提供一种无刻蚀损伤的器件制作方法应是本领域技术人员亟待解决的。

发明内容

本申请的目的是提供一种具有鳍式结构的半导体器件及其制备方法，以去除刻蚀带来的损伤。

为解决上述技术问题，本申请提供一种具有鳍式结构的半导体器件的制备方法，包括：

获得形成有图形化极性调节层的衬底；

通过调节Ⅴ族源与Ⅲ族源的输入比生长鳍式异质结，所述鳍式异质结包括在所述衬底未被所述图形化极性调节层覆盖的区域的氮极性异质结，以及位于所述图形化极性调节层上的金属极性异质结，所述氮极性异质结和所述金属极性异质结的高度不同；

制备电极，得到具有鳍式结构的半导体器件。

可选的，当所述金属极性异质结的高度高于所述氮极性异质结的高度时，所述Ⅴ族源与Ⅲ族源的输入比在2500以下，所述鳍式异质结包括在远离所Ⅴ族源与Ⅲ族源次层叠的缓冲层、沟道层、势垒层。

可选的，当所述金属极性异质结的高度低于所述氮极性异质结的高度时，所述Ⅴ族源与Ⅲ族源的输入比大于2500，所述鳍式异质结包括在远离所述衬底方向上依次层叠的缓冲层、背势垒层、沟道层。

可选的，所述鳍式异质结还包括插入层。

可选的，所述生长鳍式异质结包括：

采用金属有机化合物化学气相沉积法或者分子束外延法或者磁控溅射法，外延生长鳍式异质结。

可选的，所述氮极性异质结和所述金属极性异质结的高度差在500nm以内。

可选的，所述衬底为氮化镓衬底、金刚石衬底、蓝宝石衬底、SiC衬底、Si衬底中的任一种。

可选的，所述鳍式异质结中鳍的宽度在5nm~3μm之间。

可选的，在所述制备电极之后还包括：

在所述具有鳍式结构的半导体器件的表面沉积钝化层。

本申请还提供一种具有鳍式结构的半导体器件，所述具有鳍式结构的半导体器件采用上述任一种所述的具有鳍式结构的半导体器件的制备方法制得。