[发明专利]一种集成芯片的加工制备工艺

说明书

本发明属于芯片加工技术领域，公开了一种集成芯片的加工制备工艺，包括，S1：获取Wafer，将Wafer作为衬底；S2：确定蚀刻区域，将不同封装体放置于Wafer衬底上，描绘蚀刻区域；S3：进行蚀刻，将获描绘后蚀刻区域，在Wafer上进行蚀刻，其中蚀刻后可放置芯片数量至少为一个；S4：在蚀刻区域内，放置对应的芯片；S5：对放置后的芯片进行加工。S2中，描绘的蚀刻区域与封装体的形状大小一致。本发明可以实现高度集中的封装体，整体芯片整体非常牢固，不易损坏，提高了整体的使用寿命，便于推广应用。本方法无需金线的使用，信赖性更好，减少了金线连接容易出现故障、信号断开的情况，更加实用。

技术领域

本发明属于芯片加工技术领域，具体涉及一种集成芯片的加工制备工艺。

背景技术

不同厂家或者不同类型的芯片，目前使用的是Chip On Board，然后使用金线实现电性连接。

现有的继承芯片，难以将将不同类型、厂家的芯片，集中在同一个wafer上，现有技术多通过常规的芯片制程，实现电性连接，然后将集成在一起的集合体，切割分离出来，形成一个新的封装体，但此种方式灵活性较低，难以根据不同的芯片功能进行整合使用，且稳定性相对较差，金线的连接使得芯片很容易出现故障、信号断开，为此我们提出一种集成芯片的加工制备工艺。

发明内容

本发明的目的在于提供一种集成芯片的加工制备工艺，以解决上述背景技术中提出的现有的继承芯片，难以将将不同类型、厂家的芯片，集中在同一个wafer上，现有技术多通过常规的芯片制程，实现电性连接，然后将集成在一起的集合体，切割分离出来，形成一个新的封装体，但此种方式灵活性较低，难以根据不同的芯片功能进行整合使用，且稳定性相对较差等问题。

为实现上述目的，本发明提供如下技术方案：一种集成芯片的加工制备工艺，包括，

S1：获取Wafer，将Wafer作为衬底；

S2：确定蚀刻区域，将不同封装体放置于Wafer衬底上，描绘蚀刻区域；

S3：进行蚀刻，将获描绘后蚀刻区域，在Wafer上进行蚀刻，其中蚀刻后可放置芯片数量至少为一个；

S4：在蚀刻区域内，放置对应的芯片；

S5：对放置后的芯片进行加工。

优选的，S2中，描绘的蚀刻区域与封装体的形状大小一致。

优选的，S3中，蚀刻后的Wafer具有凹槽，其中，凹槽的深度与放置的芯片高度一致，当芯片放置完成后，芯片的顶壁与Wafer的顶壁处于同一个平面内。

优选的，凹槽的深度为1.0-1.7um，且P刻蚀工艺刻蚀到衬底的宽度为10-25um。

优选的，S5中，对放置后的芯片进行加工：

第一步：生成钝化层，用于对芯片进行覆盖加固定；

第二步：利用涂布光刻胶，显影，曝光，蚀刻，露出需要电性连接的区域；

第三步：金属溅射，然后再次重复步骤二，实现最终的电气连接；

第四步：进行划片，将集成封装体独立出来。

优选的，其中，第一步中，钝化层为二氧化硅，且二氧化硅的厚度为10～100μm。

优选的，其中，第二步中，利用等离子增强化学气相沉积设备在芯片表面沉积一层厚度在500-3000A之间的透明绝缘层。且透明绝缘层的材料为Si₃N₄、SiO₂和Al₂O₃料中的一种或多种。

与现有技术相比，本发明的有益效果是：