[发明专利]低Cgd电容功率MOSFET的制备方法

说明书

本发明公开的低Cgd电容功率MOSFET的制备方法，其在对Si3N4侧墙之间沟槽的底部进行第二次氧化，形成第二氧化层；所述第二氧化层的厚度大于所述第三氧化层(栅氧化层)的厚度。本发明的沟槽底部的中间部分是第二氧化层(厚氧化层)，使得栅漏电容Cgd较小，也即Qgd较小。

技术领域

本发明涉及功率MOSFET的制备方法，特别涉及低Cgd电容功率MOSFET的制备方法。

背景技术

功率MOSFET(Power Metal Oxide Semiconductor Field-effect Transistor，场效应晶体管)以其开关速度快、频率性能好、输入阻抗高、驱动功率小、温度特性好、无二次击穿问题等优点，大量应用在4C(即Communication，Computer，Consumer，Car：通信，电脑，消费电器，汽车)等领域中。

传统的功率Trench MOSFET器件，其栅极同漏极之间只有一层薄的栅氧化层，故栅漏电容Cgd较大，也即Qgd较大。

发明内容

针对传统的功率Trench MOSFET器件所存在的栅漏电容Cgd较大的问题，提供一种栅漏电容Cgd较小的低Cgd电容功率MOSFET的制备方法。

为了实现上述发明目的，本发明的低Cgd电容功率MOSFET的制备方法，包括如下步骤：

步骤1：准备衬底及外延材料，其中外延材料位于衬底之上；

步骤2：在外延材料的表面上进行第一次氧化，形成一层第一氧化层；

步骤3：在第一氧化层上蚀刻出沟槽，该沟槽穿透第一氧化层进入外延材料中；

步骤4：在第一氧化层和沟槽侧壁及底部淀积一层Si3N4层；

步骤5：Etchback刻蚀掉第一氧化层上及沟槽底部的Si3N4层，在沟槽的侧壁形成Si3N4侧墙(Spacer)；

步骤6：对Si3N4侧墙之间沟槽的槽底进行第二次氧化，形成第二氧化层；

步骤7：蚀刻掉Si3N4侧墙，露出原先被Si3N4侧墙遮盖住的外延材料；

步骤8：对露出原先被Si3N4侧墙遮盖住的外延材料进行第三次氧化，形成第三氧化层；

步骤9：在第一氧化层、第二氧化层和第三氧化层表面淀积多晶硅，多晶硅填满沟槽；

步骤10：Etchback去除第一氧化层表面上的多晶硅层，保留沟槽内的多晶硅；

步骤11：在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；

步骤12；在N+/P+层的表面上淀积CVD层并在CVD层上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；

步骤13：在CVD层上进行金属化。

在本发明的一个优选实施例中，所述第二氧化层的厚度大于所述第三氧化层的厚度。

在本发明的一个优选实施例中，所述第三次氧化为栅极氧化，第三氧化层为栅极氧化层。

在本发明的一个优选实施例中，步骤9和步骤10中，所述多晶硅为栅极多晶硅。

由于采用了如上的技术方案，本发明的沟槽底部的中间部分是第二氧化层(厚氧化层)，使得栅漏电容Cgd较小，也即Qgd较小。

附图说明

图1a至图1k为本发明低Cgd电容功率MOSFET的制备方法的示意图。

具体实施方式