[发明专利]一种新型浮结碳化硅功率器件的D-JTE终端结构及其制备方法

说明书

本发明公开了一种新型浮结碳化硅功率器件的D‑JTE终端结构及其制备方法，该方法包括：提供N+衬底；在N+衬底表面制作至少一层外延结构；外延结构包括：第一N‑外延层、以及在第一N‑外延层表面进行离子注入后形成的浮结p区和JTE；其中，浮结p区位于有源区，JTE位于终端区，JTE包括第一JTE区和第二JTE区；在外延结构表面生长第二N‑外延层，并在第二N‑外延层内制作表面终端；在第二N‑外延层表面生长氧化层；在第二N‑外延层表面制作第一电极，并在N+衬底远离外延结构的一侧表面制作第二电极，第一电极与氧化层相触。由于本发明引入双区JTE结构，在剂量存在偏差时，可以使整个终端结构的电场分布更加平均，具有更好的抗剂量偏移特性，从而提升离子注入剂量窗口。

技术领域

本发明属于半导体技术领域，具体涉及一种新型浮结碳化硅功率器件的D-JTE(Double Zone Junction Termination Extension，双区结终端扩展)终端结构及其制备方法。

背景技术

为了提升4H-SiC功率器件的性能，以浮结为代表的“超级结”结构被应用于相关的功率器件中。所谓浮结结构，是在传统4H-SiC功率器件的外延层中加入一层或多层不连续的P+结构，类似于在外延层内部形成PN结结构。当器件工作在反向状态时，浮结结构的加入可以将外延层内部原本为三角形或梯形的电场分布改变为以浮结为分割线的上下双三角形分布，从而在外延层厚度和浓度不变的情况下提升器件的反向击穿电压。

但是，由于在传统器件中加入了浮结结构，导致在设计器件结构时要综合考虑外延层结构、源区浮结结构、终端区浮结结构以及终端结构等各个因素对器件性能的影响，设计较为复杂。因此，亟需对相关技术中浮结器件的终端结构进行设计优化研究，以保证浮结结构性能的发挥。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种新型浮结碳化硅功率器件的D-JTE终端结构及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供一种新型浮结碳化硅功率器件的D-JTE终端结构制备方法，包括：

提供一N+衬底；

在所述N+衬底的一侧表面制作至少一层外延结构；所述外延结构包括：第一N-外延层、以及在所述第一N-外延层远离所述N+衬底的一侧表面进行离子注入后形成的浮结p区和JTE；其中，所述浮结p区位于有源区，所述JTE位于终端区，且所述JTE包括第一JTE区和第二JTE区；

在所述至少一层外延结构远离所述衬底的一侧表面生长第二N-外延层，并在所述第二N-外延层内制作表面终端；

在所述第二N-外延层远离所述衬底的一侧表面生长氧化层；

在所述第二N-外延层远离所述衬底的一侧表面制作第一电极，并在所述N+衬底远离所述外延结构的一侧表面制作第二电极，所述第一电极与所述氧化层相触。

在本发明的一个实施例中，所述外延结构采用如下步骤制得：

利用化学气相沉积CVD工艺，在所述N+衬底的一侧表面生长第一N-外延层；

在所述第一N-外延层远离所述N+衬底的一侧表面进行有源区Al离子注入，形成浮结p区；

在所述第一N-外延层远离所述N+衬底的一侧表面进行终端区Al离子注入，形成第二JTE区；

在所述第一N-外延层远离所述N+衬底的一侧表面进行终端区离子注入，形成第一JTE区。

在本发明的一个实施例中，所述N+衬底的掺杂浓度为1×10¹⁸～1×10²⁰cm^-3，沿垂直于N+衬底所在平面的方向，所述N+衬底的厚度为50～400μm。