[发明专利]半导体器件及其制作方法

说明书

本公开提供了一种半导体器件及其制作方法。所述方法包括：形成包括核心区的第一半导体结构，所述核心区包括半导体层、位于所述半导体层上的堆叠结构和贯穿所述堆叠结构并延伸进入所述半导体层的沟道结构；去除所述沟道结构末端的所述半导体层以暴露出所述沟道结构的末端；形成覆盖所述沟道结构末端的沟道层的导电层，所述导电层与所述沟道层电接触。

技术领域

本公开实施例涉及半导体制造领域，特别涉及一种半导体器件及其制作方法。

背景技术

随着半导体技术的不断发展，目前存储器制造技术已经逐步从简单的平面结构过渡到较为复杂的三维结构，通过将存储器单元三维地布置在衬底之上来提高集成密度。这种三维存储器件的技术研发是国际研发的主流之一。

然而在三维存储器件的制造过程中，通常会在沟道结构上形成背面源极触点，以将沟道结构电引出，但在形成背面源极触点时存在破坏沟道结构的风险。

发明内容

有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件及其制作方法。

为达到上述目的，本公开实施例的技术方案是这样实现的：

本公开的第一方面提供了一种半导体器件的制作方法，所述方法包括：

形成包括核心区的第一半导体结构，所述核心区包括半导体层、位于所述半导体层上的堆叠结构和贯穿所述堆叠结构并延伸进入所述半导体层的沟道结构；去除所述沟道结构末端的所述半导体层以暴露出所述沟道结构的末端；形成覆盖所述沟道结构末端的沟道层的导电层，所述导电层与所述沟道层电接触。

根据本公开的一种实施方式，所述第一半导体结构还包括外围区，所述外围区包括延伸进入所述半导体层的外围接触结构；所述导电层的厚度小于所述半导体层的厚度。

根据本公开的一种实施方式，所述沟道结构包括存储膜和所述沟道层；所述存储膜沿所述沟道结构的径向向内包括阻挡层、存储层和隧穿层；所述去除所述沟道结构末端的所述半导体层以暴露出所述沟道结构的末端，包括：去除所述沟道结构末端的所述半导体层；去除所述沟道结构末端的包围所述沟道层的所述存储膜，以暴露出所述沟道结构的末端。

根据本公开的一种实施方式，在所述形成覆盖所述沟道结构末端的沟道层的导电层之前，所述方法还包括：对所述沟道结构末端的沟道层进行离子注入工艺，以形成掺杂沟道层；对所述掺杂沟道层进行激活处理。

根据本公开的一种实施方式，所述半导体层为掺杂半导体层；所述掺杂半导体层和所述掺杂沟道层的掺杂类型相同。

根据本公开的一种实施方式，所述方法还包括：形成介质层，所述介质层覆盖所述导电层和所述半导体层；对所述介质层进行平坦化处理，以使所述外围区和所述核心区的所述介质层的上表面齐平；形成与所述导电层电接触的源极触点以及与所述外围接触结构电接触的外围触点。

根据本公开的一种实施方式，所述形成与所述导电层电接触的源极触点以及与所述外围接触结构电接触的外围触点，包括：通过第一掩膜板刻蚀形成外围触点开口，所述外围触点开口贯穿所述介质层、所述导电层和所述半导体层，且暴露出所述外围接触结构；通过第二掩膜板刻蚀形成源极触点开口，所述源极触点开口贯穿所述介质层，且暴露出所述导电层。

根据本公开的一种实施方式，所述形成与所述导电层电接触的源极触点以及与所述外围接触结构电接触的外围触点，还包括：在所述外围触点开口内形成与所述外围接触结构电接触的外围触点；在所述源极触点开口内形成与所述导电层电接触的源极触点。

根据本公开的一种实施方式，所述方法还包括：形成介质层，所述介质层覆盖所述导电层和所述半导体层；对所述介质层进行平坦化处理，以使所述核心区的所述介质层与所述外围区的所述半导体层的上表面齐平；形成与所述导电层电接触的源极触点以及与所述外围接触结构电接触的外围触点。