[发明专利]集成电路结构和存储器结构

说明书

本公开提供一种集成电路结构和存储器结构。集成电路结构包括包括第一存储库组和第二存储库组，第一存储库组和第二存储库组共用一套数据读写驱动电路，数据读写驱动电路包括：读控制模块，连接读数据总线、第一读写数据总线和第二读写数据总线，用于通过第一读写数据总线将第一存储库组的数据读取到读数据总线上，或者，通过第二读写数据总线将第二存储库组的数据读取到读数据总线上；写控制模块，连接写数据总线、第一读写数据总线和第二读写数据总线，用于将写数据总线的数据通过第一读写数据总线写入第一存储库组，或者，将写数据总线的数据通过第二读写数据总线写入第二存储库组。本公开实施例可以节省存储器的集成电路布局面积。

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种集成电路结构以及应用该集成电路结构的存储器结构。

背景技术

在当前DDR4(第四代DRAM)的设计中，由于存储库组Bank Group[1:0]的存在，DRAM内部的存储阵列被分为4个存储库组(Bank Group，BG)，在不同BG之间进行交叉读写可以增加DRAM的访问(Access)效率。在这种设计中，通往不同BG的数据连线在4个BG的中央区域合并，共用数据总线以将数据传输到数据队列(Data Queue，DQ)。由于数据连线需要通过较长的金属走线到达各个BG，中央区域的读写数据线路的驱动电路需要较大的尺寸，这个尺寸再乘以数据线宽72Bit，使得4个BG的数据读写驱动电路占用很大的版图面积，导致从DQ过来的数据线较长，数据线的负载(loading)较大。

示例性来说，中心区域的版图面积在X方向(数据线连接DQ部分的延伸方向)和Y方向(垂直于X方向，数据线连接各BG部分的延伸方向)上都很大，X方向的面积大会使得从DQ端过来的数据线负载加重，Y方向的面积大会使得BG端的数据线负载加重。在版图布线上，X方向的布线会走顶层金属层，Y方向的布线会走第一金属层，所以Y方向的负载问题会更加严重。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种集成电路结构以及应用该集成电路结构的存储器结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的存储器的集成电路布局占用面积较大问题。

根据本公开的第一方面，提供一种集成电路结构，包括第一存储库组和第二存储库组，所述第一存储库组和所述第二存储库组共用一套数据读写驱动电路，所述数据读写驱动电路包括：读控制模块，连接读数据总线、第一读写数据总线和第二读写数据总线，用于通过所述第一读写数据总线将所述第一存储库组的数据读取到所述读数据总线上，或者，通过所述第二读写数据总线将所述第二存储库组的数据读取到所述读数据总线上；写控制模块，连接写数据总线、所述第一读写数据总线和所述第二读写数据总线，用于将所述写数据总线的数据通过所述第一读写数据总线写入所述第一存储库组，或者，将所述写数据总线的数据通过所述第二读写数据总线写入所述第二存储库组；其中，所述读数据总线包括多条读数据线，所述写数据总线包括多条写数据线，所述多条读数据线和所述多条写数据线交错设置。

在本公开的一个示例性实施例中，所述写控制模块包括：写控制单元，连接所述写数据总线；第一写驱动单元，第一端连接所述写控制单元，第二端通过所述第一读写数据总线连接所述第一存储库组；第二写驱动单元，第一端连接所述写控制单元，第二端通过所述第二读写数据总线连接所述第二存储库组。

在本公开的一个示例性实施例中，所述第一写驱动单元和所述第二写驱动单元位于第一区域，所述第一写驱动单元和所述第二写驱动单元在第一方向上并列设置，所述写控制单元与所述第一区域在第二方向上并列设置，所述第二方向与所述第一方向垂直。

在本公开的一个示例性实施例中，所述第一写驱动单元位于第一列，所述第二写驱动单元位于第二列，所述写控制单元在所述第一方向上占据所述第一列和所述第二列。