[发明专利]半导体存储装置及其制造方法

说明书

实施方式提供一种能够使存储单元阵列的下部阵列与上部阵列之间的连接部处的导通电阻降低的半导体存储装置及其制造方法。实施方式的存储器具备第1积层体，所述第1积层体包含沿第1方向积层且彼此电分离的多个第1电极膜。第2积层体设置在第1积层体的上方，包含沿第1方向积层且彼此电分离的多个第2电极膜。第1柱状部在第1积层体内沿第1方向延伸，包含第1绝缘膜、第1电荷储存膜、第2绝缘膜及第1半导体层。第2柱状部在第2积层体内沿第1方向延伸，包含第3绝缘膜、第2电荷储存膜、第4绝缘膜及第2半导体层。连接部设置在第1柱状部与第2柱状部之间，将第1绝缘膜与第3绝缘膜之间、第1电荷储存膜与第2电荷储存膜之间、第2绝缘膜与第4绝缘膜之间遍及第1及第2柱状部的整体而分断，且将第1半导体层与第2半导体层之间电连接。

[相关申请案的参照]

本申请案享有以日本专利申请案2021-146848号(申请日：2021年9月9日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本实施方式涉及一种半导体存储装置及其制造方法。

背景技术

NAND(Not AND，与非)型闪速存储器等半导体装置中有时具有将多个存储单元三维配置而成的立体型存储单元阵列。立体型存储单元阵列的积层数逐年增大化，也有分成下部阵列与上部阵列而形成存储单元阵列的情况。

当像这样分成下部阵列与上部阵列而形成存储单元阵列时，在下部阵列与上部阵列的连接部(接头部)，通道半导体层距离字线相对较远而难以导通。在该情况下，接头部的通道半导体层的导通电阻变高，从而导致来自存储单元阵列的单元电流降低。

发明内容

发明要解决的问题在于提供一种能够使存储单元阵列的下部阵列与上部阵列之间的连接部处的导通电阻降低的半导体存储装置及其制造方法。

本实施方式的半导体存储装置具备第1积层体，所述第1积层体包含沿第1方向积层且彼此电分离的多个第1电极膜。第2积层体设置在第1积层体的上方，包含沿第1方向积层且彼此电分离的多个第2电极膜。第1柱状部以沿第1方向延伸的方式设置在第1积层体内，包含第1绝缘膜、第1电荷储存膜、第2绝缘膜及第1半导体层。第2柱状部以沿第1方向延伸的方式设置在第2积层体内，包含第3绝缘膜、第2电荷储存膜、第4绝缘膜及第2半导体层。连接部设置在第1柱状部与第2柱状部之间，将第1绝缘膜与第3绝缘膜之间、第1电荷储存膜与第2电荷储存膜之间、第2绝缘膜与第4绝缘膜之间遍及第1及第2柱状部的整体而分断，且将第1半导体层与第2半导体层之间电连接。

附图说明

图1A是例示第1实施方式的半导体存储装置的示意立体图。

图1B是表示图1A中的积层体的示意俯视图。

图2A是例示三维结构的存储单元的示意剖视图。

图2B是例示三维结构的存储单元的示意剖视图。

图3是例示第1实施方式的半导体装置的示意俯视图。

图4是表示积层体的更详细的构成例的剖视图。

图5是表示上部阵列与下部阵列之间的接头部的构成例的剖视图。

图6是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。

图7是表示继图6后的半导体存储装置的制造方法的剖视图。

图8是表示继图7后的半导体存储装置的制造方法的剖视图。

图9是表示继图8后的半导体存储装置的制造方法的剖视图。

图10是表示继图9后的半导体存储装置的制造方法的剖视图。

图11是表示继图10后的半导体存储装置的制造方法的剖视图。