[发明专利]半导体存储装置

说明书

本发明提供一种半导体存储装置。半导体存储装置具备：衬底；多个第1字线；多个第2字线；多个第1虚设字线；多个第2虚设字线；第1选择栅极线；第2选择栅极线；及驱动器；驱动器在写入动作中，对第1选择栅极线施加第1电压，对第2选择栅极线施加低于第1电压的第2电压，对最上层的第1虚设字线施加第1电压以上的第3电压，对最上层的第2虚设字线施加与第3电压不同、且高于第2电压的第4电压，对最下层的第1虚设字线施加第3电压以上的第5电压，对最下层的第2虚设字线施加与第5电压不同、且为第4电压以上的第6电压。

[相关申请案]

本申请享有以日本专利申请2021-148135号(申请日：2021年9月10日)作为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为非易失性半导体存储装置，已知NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式的目的在于提供一种可靠性提升的半导体存储装置。

实施方式的半导体存储装置具备：衬底；存储器柱，从所述衬底向第1方向延伸；多个第1字线，在所述衬底之上，与所述衬底在所述第1方向上分开，平行于所述衬底的衬底面设置，与所述存储器柱的第1侧对向；多个第2字线，在所述衬底之上，与所述衬底在所述第1方向上分开，平行于所述衬底的所述衬底面设置，在所述第1方向上的位置分别与多个所述第1字线相同，与所述存储器柱的第2侧对向；多个第1虚设字线，在所述第1字线之上，平行于所述衬底的所述衬底面设置，与所述存储器柱的所述第1侧对向；多个第2虚设字线，在所述第2字线之上，平行于所述衬底的所述衬底面设置，在所述第1方向上的位置分别与多个所述第1虚设字线相同，与所述存储器柱的所述第2侧对向；第1选择栅极线，在所述第1虚设字线之上，平行于所述衬底的所述衬底面设置，与所述存储器柱的所述第1侧对向；第2选择栅极线，在所述第2虚设字线之上，平行于所述衬底的所述衬底面设置，在所述第1方向上的位置与所述第1选择栅极线相同，与所述存储器柱的所述第2侧对向；及驱动器，能够供给电压；所述驱动器在写入动作中，对所述第1选择栅极线施加第1电压，对所述第2选择栅极线施加低于所述第1电压的第2电压，对最上层的所述第1虚设字线施加所述第1电压以上的第3电压，对最上层的所述第2虚设字线施加与所述第3电压不同、且高于所述第2电压的第4电压，对最下层的所述第1虚设字线施加所述第3电压以上的第5电压，对最下层的所述第2虚设字线施加与所述第5电压不同、且为所述第4电压以上的第6电压。

附图说明

图1是表示包含第1实施方式的半导体存储装置的储器系统的构成的框图。

图2是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的示意图。

图3是表示第1实施方式的选择栅极线、位线及存储器柱的平面布局的示意图。

图4是表示第1实施方式的字线及存储器柱的平面布局的示意图。

图5是图3及图4所示的半导体存储装置的B1-B2切断部端面图。

图6是图3及图4所示的半导体存储装置的A1-A2切断部端面图。

图7是图5所示的存储单元晶体管的C1-C2切断部端面图。

图8是图7所示的存储单元晶体管的D1-D2切断部端面图。

图9是表示图7所示的存储单元晶体管的变化例的切断部端面图。

图10是图9所示的存储单元晶体管的E1-E2切断部端面图。

图11是表示第1实施方式的半导体存储装置中的存储器柱(邻接的2个NAND串)的等价电路的图。