[发明专利]存储器装置

说明书

实施方式提供一种芯片大小不受周边电路的大小限制的存储器装置。一实施方式的存储器装置具备：第1芯片；及第2芯片，设置在所述第1芯片上，且以与所述第1芯片相接的方式贴合。所述第1芯片包含：第1周边电路，设置在第1半导体衬底上；第1存储单元阵列，设置在所述第1周边电路的上方；及第1电极，设置在所述第1存储单元阵列的上方；所述第2芯片包含：第2电极，与所述第1电极相接；第2存储单元阵列，设置在所述第2电极的上方；第2周边电路，设置在所述第2存储单元阵列的上方；第2半导体衬底，设置在所述第2周边电路的上方；及焊垫，设置在所述第2周边电路的上方，能够从存储器控制器接收指令与地址。所述第1周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意一个或者两个，所述第2周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意另一个或者两个。

[相关申请案]

本申请案享有以日本专利申请案2021-015875号(申请日：2021年2月3日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种存储器装置。

背景技术

作为能够将数据非易失地存储的存储器装置，已知有NAND(Not AND，与非)闪速存储器。在NAND闪速存储器之类的存储器装置中，会采用三维存储器结构来实现高集成化、大容量化。并且，有时在半导体衬底与三维存储器结构之间设置用于控制三维存储器结构的周边电路。存储器装置的芯片大小受三维存储器结构及周边电路中大小较大的一方限制。

发明内容

实施方式提供一种芯片大小不受周边电路的大小限制的存储器装置。

一实施方式的存储器装置具备：第1芯片；及第2芯片，设置在所述第1芯片上，且以与所述第1芯片相接的方式贴合；所述第1芯片包含：第1半导体衬底；第1周边电路，设置在所述第1半导体衬底上；第1存储单元阵列，设置在所述第1周边电路的上方；及第1电极，设置在所述第1存储单元阵列的上方；所述第2芯片包含：第2电极，与所述第1电极相接；第2存储单元阵列，设置在所述第2电极的上方；第2周边电路，设置在所述第2存储单元阵列的上方；第2半导体衬底，设置在所述第2周边电路的上方；及焊垫，设置在所述第2周边电路的上方，能够从存储器控制器接收指令与地址；所述第1周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意一个或者两个，且所述第2周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意另一个或者两个。

附图说明

图1是表示包含第1实施方式的存储器装置的存储器系统的构成的框图。

图2是表示第1实施方式的存储器装置的存储单元阵列的结构的一例的电路图。

图3是表示第1实施方式的存储器装置中的多个芯片的贴合结构的一例的图。

图4是表示第1实施方式的存储器装置的2个周边电路芯片的其中一个周边电路芯片中的平面布局的一例的图。

图5是表示第1实施方式的存储器装置的单元芯片中的平面布局的一例的图。

图6是表示第1实施方式的存储器装置的2个周边电路芯片的其中另一个周边电路芯片中的平面布局的一例的图。

图7是表示第1实施方式的存储器装置的结构的一例且沿着图4至图6的线VII-VII的剖视图。

图8是表示第1实施方式的存储器装置的存储器柱的构成的一例的剖视图。

图9是表示第1实施方式的存储单元晶体管的结构的一例且沿着图8的线IX-IX的剖视图。

图10(A)及图10(B)是用于说明第1实施方式的存储器装置的制造步骤的剖视图。