[发明专利]具有介电壁支撑结构的三维存储器器件及其形成方法

说明书

一种三维存储器器件包括位于线沟槽之间的绝缘层和导电层的交替堆叠、第一存储器阵列区域和第二存储器阵列区域，以及位于所述第一线沟槽和所述第二线沟槽之间以及所述存储器阵列区域之间的一对介电壁结构。所述交替堆叠内的每个层在连接区域中的所述第一存储器阵列区域和所述第二存储器阵列区域之间连续延伸。所述交替堆叠的所述导电层在阶梯区域中具有随着距所述衬底的距离而减小的横向范围。在所述介电壁结构之间提供与绝缘板或绝缘层交错的介电材料板。

相关申请

本申请要求2020年9月30日提交的美国非临时申请号17/039,160的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及包括介电壁支撑结构的三维存储器器件及其形成方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维存储器器件在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的实施方案，一种三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于第一线沟槽和第二线沟槽之间，该第一线沟槽和第二线沟槽沿第一水平方向并在衬底上方横向延伸；第一存储器阵列区域和第二存储器阵列区域，该第一存储器阵列区域和第二存储器阵列区域沿第一水平方向横向间隔开并且包括该交替堆叠的每个层，其中各自包括竖直半导体沟道和存储器膜的相应一组存储器堆叠结构竖直延伸穿过第一存储器阵列区域和第二存储器阵列区域中的每一者内的交替堆叠；第一介电壁结构和第二介电壁结构，该第一介电壁结构和第二介电壁结构位于第一线沟槽和第二线沟槽之间并且位于第一存储器阵列区域和第二存储器阵列区域之间，沿第一水平方向横向延伸，并且具有比第一线沟槽和第二线沟槽的横向范围更小的横向范围，其中连接区域位于第一线沟槽和第一介电壁结构之间，并且该交替堆叠内的每个层在该连接区域的第一存储器阵列区域和第二存储器阵列区域之间连续地延伸，并且阶梯区域位于第二线沟槽和第二介电壁结构之间，并且该交替堆叠的导电层具有沿第一水平方向随着距衬底的距离而减小的横向范围；和介电材料板和绝缘板或层的交替堆叠，该交替堆叠位于第一介电壁结构和第二介电壁结构之间，其中介电材料板具有随着距衬底的竖直距离而减小的水平剖面面积。

根据本公开的另一方面，一种三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于第一线沟槽和第二线沟槽之间，该第一线沟槽和第二线沟槽沿第一水平方向并在衬底上方横向延伸；

第一存储器阵列区域和第二存储器阵列区域，该第一存储器阵列区域和第二存储器阵列区域沿第一水平方向横向间隔开并且包括该交替堆叠的每个层，其中各自包括竖直半导体沟道和存储器膜的相应一组存储器堆叠结构竖直延伸穿过第一存储器阵列区域和第二存储器阵列区域中的每一者内的交替堆叠；至少一个介电壁结构，该至少一个介电壁结构位于第一线沟槽和第二线沟槽之间并且位于第一存储器阵列区域和第二存储器阵列区域之间，延伸穿过该交替堆叠的所有层，沿第一水平方向横向延伸，具有比第一线沟槽和第二线沟槽沿第一水平方向的横向范围更小的横向范围，并且沿第一水平方向的长度是沿垂直于第一水平方向的第二水平方向延伸的其宽度的至少三倍；并且阶梯区域位于第二线沟槽和该至少一个介电壁结构之间，并且该交替堆叠的导电层在该楼梯区域中具有沿第一水平方向随着距衬底的距离而减小的横向范围。