[发明专利]晶体管单元及其阵列、集成电路

说明书

本公开实施例公开了一种晶体管单元及其阵列、集成电路。其中，晶体管单元包括：衬底；N条栅极，均位于衬底上；N条栅极在衬底表面的投影形成封闭的形状；N为大于2的正整数；第一源区；位于衬底中，且第一源区在衬底表面的投影位于封闭的形状中；第一源区被N条栅极共用；N个漏区；位于衬底中，且N个漏区中的每个漏区均和源区分居N条栅极中相应栅极的两侧；多个第一源端导电插栓，位于第一源区上，并与第一源区电接触；每个漏区设置有多个漏端导电插栓，且多个漏端导电插栓与漏区电接触；第一源端金属层，位于第一源端导电插栓上，并与所有的第一源端导电插栓电接触；漏端金属层，位于漏端导电插栓上，并与所有的漏端导电插栓电接触。

技术领域

本公开涉及半导体技术领域，尤其涉及一种晶体管单元及其阵列、集成电路。

背景技术

当静电放电(ESD，Electro Static Discharge)产生的放电电流在集成电路内流过时，会产生局部发热或电场集中的情况，由此会破坏集成电路，导致集成电路失效。因此，为了防止ESD造成的破坏，一般在集成电路的输入/输出接口(I/O)与内部核心电路之间设置ESD保护元件。其中，金属氧化物半导体场效应晶体管(MOSFET，Metal OxideSemiconductor Field Effect Transistor)元件通常用于集成电路中的ESD保护，能够将相应的ESD放电电流泄放至地，避免损坏所涉及的集成电路中的半导体器件和/或金属互连。

然而，相关技术中，用于ESD保护的晶体管元件存在放电能力有限，集成度较低的问题。

公开内容

本公开实施例提出一种晶体管单元及其阵列、集成电路。

本公开实施例提供了一种晶体管单元，包括：

衬底；

N条栅极，均位于衬底上；N条栅极在衬底表面的投影形成封闭的形状；N为大于2的正整数；

第一源区，位于衬底中且在衬底表面的投影位于所述封闭的形状中；所述第一源区被所述N条栅极共用；

N个漏区，位于衬底中；N个漏区中的每个均和所述第一源区分居所述N条栅极中相应栅极的两侧；

多个第一源端导电插栓，位于所述第一源区上并与所述第一源区电接触；

每个所述漏区上设置有多个漏端导电插栓且所述漏端导电插栓与所述漏区电接触；

第一源端金属层，位于所述第一源端导电插栓上并与所有的所述第一源端导电插栓电接触；

漏端金属层，位于所述漏端导电插栓上并与所有的所述漏端导电插栓电接触。

上述方案中，所述晶体管单元还包括：

N个第二源区、第二源端导电插栓，以及N个第二源端金属层；其中，

所述N个第二源区位于所述衬底中；所述N个第二源区中的每个在所述衬底表面的投影均位于所述封闭的形状外，且与所述漏区分居相应栅极的两侧；

位于每个所述第二源区上设置有多个所述第二源端导电插栓且所述第二源端导电插栓与所述第二源区电接触；

所述N个第二源端金属层中的每个分别位于N个第二源区中相应第二源区上，并与相应第二源区上的所有第二源端导电插栓电接触。

上述方案中，所述N为3、4、5或者6。

上述方案中，N＝4。

上述方案中，所述N条栅极在衬底表面的投影形成的封闭形状为正方形。

上述方案中，所述N个第二源区的面积之和等于所述第一源区的面积。