[发明专利]一种实现MAC层对接的RGMII接口的延时电路及延时方法

权利要求书

1.一种实现MAC层对接的RGMII接口的延时电路，其特征在于：包括第一级延时电路(A)、第二级延时电路(B)、时钟信号输入端(CLK IN)、时钟信号输出端(CLK OUT)；

所述的时钟信号输入端(CLK IN)用于输入第一时钟信号；

所述的第一级延时电路(A)的输入端与时钟信号输入端(CLK IN)电连接；

所述的第一级延时电路(A)的输出端与第二级RC延时电路的输入端电连接，组成联级延时电路；

所述的第二级RC延时电路的输出端与时钟信号输出端(CLK OUT)电连接；

所述的时钟信号输出端(CLK OUT)用于输出第二时钟信号；

所述的第一级延时电路(A)包括第一RC延时电路、第一幅值补偿电路、第一运算放大器(U1)；

所述的第一RC延时电路的输入端与时钟信号输入端(CLK IN)电连接；

所述的第一RC延时电路的输出端与第一运算放大器(U1)的正输入端电连接；

所述的第一幅值补偿电路的输入端与时钟信号输入端(CLK IN)电连接；

所述的第一幅值补偿电路的输出端与第一运算放大器(U1)的负输入端电连接；

所述的第一运算放大器(U1)的输出端与第二级RC延时电路的输入端电连接；

所述的第二级延时电路(B)包括第二RC延时电路、第二幅值补偿电路、第二运算放大器(U2)；

所述的第二RC延时电路的输入端与所述的第一运算放大器(U1)的输出端电连接；

所述的第二RC延时电路的输出端与第二运算放大器(U2)的正输入端电连接；

所述的第二幅值补偿电路的输入端与时钟信号输入端(CLK IN)电连接；

所述的第二幅值补偿电路的输出端与第二运算放大器(U2)的负输入端电连接；

所述的第二运算放大器(U2)的输出端与时钟信号输出端(CLK OUT)电连接，用于输出第二时钟信号；

利用第一级延时电路(A)、第二级RC延时电路组成联级延时电路；

通过两级延时电路进行两次延时调节，并通过对时钟输入信号进行两次补偿，使输出第二时钟信号的幅度等于输入第一时钟信号的幅度；

所述的第一RC延时电路包括第一电阻(R1)、第二电阻(R2)、第一电容(C1)、第二电容(C2)；

所述的第一电阻(R1)与第二电阻(R2)并联连接，并联后的一端与时钟信号输入端(CLKIN)电连接，并联后的一端与第一运算放大器(U1)的正输入端电连接；

所述的第一电容(C1)、第二电容(C2)并联连接，并联后的一端接地，并联后的一端与第一运算放大器(U1)的正输入端电连接;

所述的第一幅值补偿电路包括第三电阻(R3)、第四电阻(R4)、第五电阻(R5)；

所述的第三电阻(R3)、第四电阻(R4)并联连接，并联后的一端与时钟信号输入端(CLKIN)电连接，并联后的一端与第一运算放大器(U1)的负输入端电连接；

所述的第五电阻(R5)的一端与第一运算放大器(U1)的负输入端电连接；所述的第五电阻(R5)的另一端与第一运算放大器(U1)的输出端电连接；

所述的第二RC延时电路包括第六电阻(R6)、第三电容(C3)；

所述的第六电阻(R6)的一端与第一运算放大器(U1)的输出端电连接；

所述的第六电阻(R6)的另一端与第二运算放大器(U2)的正输入端电连接；

所述的第三电容(C3)的一端与第二运算放大器(U2)的正输入端电连接；

所述的第三电容(C3)的另一端接地；

所述的第二幅值补偿电路包括第七电阻(R7)、第八电阻(R8)；

所述的第七电阻(R7)的一端与时钟信号输入端(CLK IN)电连接；

所述的第七电阻(R7)的另一端与第二运算放大器(U2)的负输入端电连接；

所述的第八电阻(R8)的一端接在所述的第七电阻(R7)的另一端与第二运算放大器(U2)的负输入端之间；

所述的第八电阻(R8)的另一端与第二运算放大器(U2)的输出端与时钟信号输出端(CLK OUT)之间；

通过调节第一电阻(R1)、第二电阻(R2)的电阻值，使其S信号点输出时钟滞后于输入的第一时钟信号，实现第一级延时；通过调整第三电阻(R3)、第四电阻(R4)、第五电阻(R5)，以恢复输出信号U0幅值；

通过调整第六电阻(R6)进行第二级延时，通过调整第七电阻(R7)、第八电阻(R8)，以恢复输出时钟信号幅值；使输出的第二时钟信号的幅度等于输入的第一时钟信号的幅度。

2.根据权利要求1所述的实现MAC层对接的RGMII接口的延时电路，其特征在于：所述的第一运算放大器(U1)、第二运算放大器(U2)均为大带宽运算放大器；所述的第一运算放大器(U1)、第二运算放大器(U2)的带宽均大于第一时钟信号的频率。