[发明专利]沟槽侧壁的表面掺杂方法及半导体器件

说明书

本申请公开了一种沟槽侧壁的表面掺杂方法及半导体器件，所述掺杂方法包括：提供一半导体衬底，所述半导体衬底中具有沟槽；基于所述沟槽形成扩散掺杂区域，所述沟槽的至少部分侧壁具有所述扩散掺杂区域；其中，位于所述沟槽侧壁的所述扩散掺杂区域的掺杂浓度沿着所述沟槽深度方向保持不变。应用本发明提供的技术方案，基于半导体衬底上的沟槽形成扩散掺杂区域，相对于传统离子注入方式，在沿半导体衬底厚度的方向上，能够形成掺杂浓度保持不变的扩散掺杂区域。

技术领域

本发明涉及集成电路制造技术领域，尤其是涉及一种沟槽侧壁的表面掺杂方法及半导体器件。

背景技术

在集成电路领域中，深槽隔离(Deep Trench Isolation，DTI)技术可用来隔离高压器件间的信号串扰，同时达到优化高压器件的关键参数，提高击穿电压并缩小器件尺寸的效果，使得设计的驱动电路具有较低的功耗、较少的工艺成本、较高的工作频率和较大的安全工作区。

现有技术中，由于深槽的角度一般较直，受深槽侧壁的阴影效应影响，传统的离子注入方法只能对槽顶部或底部很短的薄层区域进行掺杂，深槽侧壁的中上及中下无法进行合适剂量的掺杂。并且若槽侧壁寄生管的沟道掺杂浓度及深度不足，则寄生管易开启导致PN结漏电。

发明内容

有鉴于此，本申请提供了一种沟槽的侧壁的掺杂方法及半导体器件，基于半导体衬底上的沟槽形成扩散掺杂区域，相对于传统离子注入方式，在沿半导体衬底厚度的方向上，能够形成掺杂浓度保持不变的扩散掺杂区域。

为了实现上述目的，本发明提供如下技术方案：

一种沟槽侧壁的表面掺杂方法，所述掺杂方法包括：

提供一半导体衬底，所述半导体衬底中具有沟槽；

基于所述沟槽形成扩散掺杂区域，所述沟槽的至少部分侧壁具有所述扩散掺杂区域；

其中，位于所述沟槽侧壁的所述扩散掺杂区域的掺杂浓度沿所述沟槽深度方向保持不变。

优选的，在上述的掺杂方法中，在所述沟槽的底部指向开口方向上，所述沟槽包括依次排布的N个分段区域，该N个分段区域在所述方向上依次为第1分段区域至第N分段区域，N为正整数；

基于所述沟槽形成扩散掺杂区域，包括：

在第i分段区域的侧壁上形成掺杂层，i为不大于N的正整数；

基于所述掺杂层，在第i分段区域的侧壁内形成扩散掺杂区域；

形成所述扩散掺杂区域后，去除所述掺杂层。

优选的，在上述的掺杂方法中，当N＞1，i＝N时，在第i分段区域的侧壁上形成掺杂层，包括：

在第1分段区域至第N-1分段区域内形成第一填充结构；

在第N分段区域的侧壁上形成所述掺杂层；

其中，在形成所述扩散掺杂区域后，依次去除所述掺杂层以及所述第一填充结构。

优选的，在上述的掺杂方法中，在第1分段区域至第N-1分段区域内形成第一填充结构，包括：

在所述沟槽的侧壁和底部形成第二氧化层；

在形成有所述第二氧化层的沟槽内填充介质材料；

去除第N分段区域中的所述第二氧化层以及所述介质材料，露出所述第N分段区域的沟槽侧壁。

优选的，在上述的掺杂方法中，去除第N分段区域中所述第二氧化层以及所述介质材料，包括：

刻蚀去除第N分段区域中的所述介质材料后，再刻蚀去除第N分段区域侧壁上的所述第二氧化层。