[发明专利]一种具有高可靠度的功率半导体元件及其制造方法

说明书

本发明涉及半导体技术领域，具体公开了一种具有高可靠度的功率半导体元件，本技术方案中通过在P型基层的的下方设置不同磊晶浓度的N‑型漂移区磊晶硅层，使N‑型漂移区磊晶硅层中横向磊晶浓度自沟槽向下呈间隔式阶梯性增加，提升整体N‑漂移区磊晶硅层整体的浓度，使空乏区间变大电场强度变为趋缓，降低电子电洞对冲击产生率，保证了沟槽下方氧化层的品质，提高功率半导体元件的可靠度。在维持N‑型漂移区磊晶硅层相同的磊晶掺杂剂量下，只改变掺杂设计方式分布,使功率半导体元件既能维持低阻值高电流，又能维持较高的崩溃电压值，故可以提高组件的耐压同时且保持既有的低导通电压。

技术领域

本发明涉及半导体技术领域，具体涉及分类号为H01L的技术领域，更具体地涉及一种具有高可靠度的功率半导体元件及其制造方法。

背景技术

分离式功率半导体发展以来，各领域为了达到可量产之理想大功率低导通电阻规格目标与提高功率组件可靠度下，纷纷研发了各种改善特性之结构设计。专利号为CN100554016的专利中公开了一种功率半导体组件，该功率半导体组件具有轻恢复特性，并且该半导体组件可以一定程度上防止元件被快回现象毁坏，但是该半导体组件的耐压性有限。文献《一种新型的800V多RESURFLDMOS利用线性RESURF基层》中公开了一种新型的800V多RESURF横向双扩散MOS(LDMOS)晶体管，并进行了成功的仿真，所提出的RESURFLDMOS具有较低的导通电阻和超过800V的崩溃电压，该文献中为对P基层进行设计改进的，未提高可靠度。专利号为US 10,763,353B2的专利中公开了一种MOSFET半导体元件，通过使用P+离子布置的方式減少电子电洞对对冲击。专利申请号为CN 112271208 A的专利中公开了一种碳化硅单栅极双沟道晶闸管输运IGBT及制造方法，该专利中通过寄生的P型集电层/N型漂移区/P型基区浮置层/N型载流子层晶闸管由双通道栅极激活，并且PNP基极起到空穴阻挡层的作用，以增加顶部的空穴浓度，NPN集电极用于漂移区提取电子，以降低底侧的空穴浓度，该技术方案提供了具有更低关断损耗和关断时间的半导体元件，但是该半导体元件的可靠性不高。在IGBT中，当在栅极和发射极之间施加预定电压时，沿着p型基极层中的沟槽形成沟道，集电极和发射极之间的连接打开电流导通，此时基区下方的N-漂移区产生高电场，而影响组件操作的可靠度周期，因高电子电洞对冲击率使得栅极氧化层的可靠度降低。现有文献《一种用于低氧化场和增强开关性能的凸p基SiC沟槽MOSFET结构》研究中表明在沟槽的下方会产生较高的电场，而MOSFET结构中SiC的氧化层的品质较低，会降低MOSFET结构的可靠度的周期，但是该文献中并未对降低高电场或者提高MOSFET结构的可靠度没有给出任何解决方案。

现亟需一种降低电子电洞对冲击率，提高提高可靠度的功率半导体元件。

发明内容

为了解决上述问题，一种具有高可靠度的功率半导体元件，自下到上依次包括集电极层、P+型硅衬底层、N+型缓冲区磊晶硅层、N-型漂移区磊晶硅层、N型场截止层、P型基层、贯穿N-型漂移区磊晶硅层、N型场截止层和P型基层的沟槽、包围于沟槽侧壁以及底部的闸极绝缘氧化层、位于沟槽两侧的P型基层上方的N+射极极区和P+射极极区、位于沟槽上方的第二绝缘隔离层、分别位于沟槽两侧的N+射极极区和P+射极极区上方的发射极层，所述沟槽的内部为复晶硅闸极电极，所述N-型漂移区磊晶硅层横向磊晶浓度自沟槽向下呈间隔式阶梯性增加。

作为一种优选的技术方案，所述N-型漂移区磊晶硅层包括x个横向磊晶浓度相同层和N个横向磊晶浓度增加层，所述每个横向磊晶浓度增加层的两侧均为横向磊晶浓度相同层，其中x≥1，N≥1。

作为一种优选的技术方案，所述横向磊晶浓度相同层的磊晶浓度在1-2.0e¹³cm^-3，厚度在20-25nm。

作为一种优选的技术方案，所述横向磊晶浓度相同层的磊晶浓度为2.0e¹³cm^-3，厚度在20-25nm。