[发明专利]在DRAM标准单元上实现非逻辑操作的方法及电路

说明书

本发明提供一种在DRAM标准单元上实现非逻辑操作的方法及电路，所述方法包括在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元的位线的控制；其中，所述第一外加电压线和所述第二外加电压线均分别连接于位线和取反位线之间，所述第一外加电压线处于DRAM标准单元和所述灵敏放大器之间，所述第二外加电压线处于所述灵敏放大器和预充电电路之间。本发明可以在不改变现有DRAM标准单元和外围电路的前提下，仅通过外加电压等操作实现DRAM标准单元的逻辑非的运算。

技术领域

本发明涉及存内计算技术领域，特别是涉及DRAM技术领域。

背景技术

存内计算方法的提出主要目的是为了解决冯·诺依曼架构的内存墙问题。近年来，除了基于SRAM、忆阻器的存内计算电路，人们同样也研究出了用DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)实现存算一体的功能。用DRAM做存算比较明显的好处是：面积开销小，电路较为简洁，且相较于忆阻器，器件工艺上比较成熟。

DRAM存算本质上是用DRAM实现与、或、非的按位运算。目前，对于与、或运算的通用步骤是1)预充电，使位线(Bit Line，BL)电压为1/2VDD；2)同时打开三行DRAM单元，与位线发生电荷共享；3)待电荷稳定后，利用灵敏放大器(SA)将DRAM中电压高于1/2VDD的单元拉高至VDD、低于1/2VDD的单元降至接近0V。BL上的电压即为最终结果。

图1中可实现的运算(当C为1时为或操作；C为0时为与操作)。而非操作则较为复杂，目前提出的方法是修改DRAM单元和SA电路，如图2所示。在DRAM单元中额外增加一个晶体管(图2中DCC部分)，并连接到线上，在经过一次灵敏放大使BL复制数据之后，打开图2中d-wordline(字线)，使的结果通过附加晶体管传递至DCC中的DRAM单元，实现非逻辑运算。

目前用DRAM实现非逻辑运算都需要改变DRAM单元的结构以及相应的外围电路，因此现有的商用DRAM芯片上无法使用。这也是当前基于DRAM进行存算的最大的障碍，也给未来基于DRAM的大规模商业化带来了巨大的阻力。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种在DRAM标准单元上实现非逻辑操作的方法及电路，用于解决现有技术中DRAM实现非逻辑运算需要改变硬件结构的技术问题。

为实现上述目的及其他相关目的，本发明提供一种在DRAM标准单元上实现非逻辑操作的方法，包括：在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元的位线的控制；其中，所述第一外加电压线和所述第二外加电压线均分别连接于位线和取反位线之间，所述第一外加电压线处于DRAM标准单元和所述灵敏放大器之间，所述第二外加电压线处于所述灵敏放大器和预充电电路之间。

于本发明的一实施例中，所述在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平包括：当DRAM标准单元中存储逻辑电荷数据为逻辑1时，将DRAM标准单元的位线接入1/2工作电压；将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元的位线和取反位线的电压逐渐拉向0至1/2工作电压的中间值；将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元的位线拉至GND。