[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，具备：

存储器元件(MC)，包括电容器(CC)和第1晶体管(CT)，所述电容器(CC)具有第1端(SN)以及第2端(PL)，所述第1晶体管(CT)具有第3端即漏极以及第4端即源极，所述第4端与所述第1端连接，该第1晶体管(CT)包含氧化物半导体；

位线(BL)，与所述第3端连接；

读出放大器(SAC)，与所述位线连接，连接于第1电位(Vddsa)的第1节点(SAP)以及比所述第1电位低的第2电位(Vss)的第2节点(SAN)之间；以及

电位生成电路(18)，构成为将与所述第1电位和所述第2电位之差的中间的大小的第3电位即预充电电位(Vddsa/2)不同的第4电位(Vpl)供给到所述第2端。

2.根据权利要求1所述的半导体存储装置，其中，

所述第4电位(Vpl)比所述第3电位(Vddsa/2)低。

3.根据权利要求2所述的半导体存储装置，其中，

所述读出放大器(SAC)还构成为在针对所述存储器元件(MC)读出数据的期间使所述位线(BL)成为所述第3电位(Vddsa/2)，

在所述读出数据的期间在所述第1晶体管(CT)为截止的期间所述位线从所述第3电位下降，

所述第4电位(Vpl)基于所述位线从所述第3电位起的所述下降的量。

4.根据权利要求2所述的半导体存储装置，其中，

所述读出放大器(SAC)还构成为在针对所述存储器元件(MC)读出数据的期间使所述位线(BL)成为所述第3电位(Vddsa/2)，

在所述读出数据的期间在所述第1晶体管(CT)为截止的期间所述位线从所述第3电位下降到所述第4电位(Vpl)，即均衡后的BL电位＝PL电位。

5.根据权利要求1所述的半导体存储装置，其中，

所述读出放大器(SAC)包括：

所述第1节点(SAP)与第3节点(N1)之间的第1导电类型即p型的第2晶体管(TP1)；

所述第3节点与所述第2节点(SAN)之间的第2导电类型即n型的第3晶体管(TN1)；

所述第3节点与所述第3晶体管的栅极之间的第4晶体管(TN11)；

所述第1节点与第4节点(N2)之间的所述第1导电类型即p型的第5晶体管(TP2)；

所述第4节点与所述第2节点之间的所述第2导电类型即n型的第6晶体管(TN2)；以及

所述第4节点与所述第6晶体管的栅极之间的第7晶体管(TN12)。

6.根据权利要求5所述的半导体存储装置，其中，

所述第2晶体管(TP1)具有第1导通电阻(Rp)，

所述第3晶体管(TN1)具有第2导通电阻(Rn)，

所述第1电位(Vddsa)和所述第2电位(Vss)具有第1电位差，

所述第4电位(Vpl)等于所述第1电位差与所述第2导通电阻相对于所述第1导通电阻和所述第2导通电阻之和的比例之积。

7.根据权利要求5所述的半导体存储装置，其中，

所述第2晶体管(TP1)具有第1导通电阻(Rp)，

所述第3晶体管(TN1)具有第2导通电阻(Rn)，

所述电位生成电路(18)具备：

第1电阻(R1)，大小与所述第1导通电阻实质上相同；

第2电阻(R2)，具有与所述第1电阻连接的第5端(N11)，大小与所述第2导通电阻实质上相同；以及

运算放大电路(OP)，具有与所述第5端连接的非反转输入端子以及与所述第2端(PL)连接的反转输入端子及输出端子。

8.根据权利要求7所述的半导体存储装置，其中，

所述第1电阻(R1)包括所述第1导电类型即p型的第8晶体管(TP21)，

所述第2电阻(R2)包括所述第2导电类型即n型的第9晶体管(TN21)。

9.根据权利要求1所述的半导体存储装置，其中，

所述半导体存储装置还具备所述第2端(PL)与所述位线(BL)之间的第10晶体管(TN31)。