[发明专利]一种锁存器及奇数分频电路

说明书

本发明公开一种锁存器及奇数分频电路，涉及半导体器件技术领域，用于降低锁存器的噪声，并实现占空比为50%的奇数分频。锁存器包括：再生电路、第一动态锁存电路及第二动态锁存电路。第一动态锁存电路包括第一T型电感、第一锁存单元及第二锁存单元，第一T型电感的第一端与第一锁存单元电连接，第二端与第二锁存单元电连接，第三端与再生电路的第一输入端电连接。第二动态锁存电路包括第二T型电感、第三锁存单元及第四锁存单元，第二T型电感的第一端与第三锁存单元电连接，第二端与第四锁存单元电连接，第三端与再生电路的第二输入端电连接。奇数分频电路包括上述技术方案所提的锁存器。

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种锁存器及奇数分频电路。

背景技术

分频电路不仅可以构成锁相环的反馈回路，还可以应用在本振信号的产生中。分频电路的功能是将振荡器输出的高频信号，按照特定的分频比，转化为低频信号。分频电路的输入端是锁相环中工作频率最高的电路，也是功耗最大的子电路。分频电路包括偶数分频电路及奇数分频电路。现有技术中的奇数分频电路由锁存器及相应的外设电路组成，这就导致了奇数分频电路的电路结构较为复杂，占空比难以控制，且噪声性能较差。

构成分频器的基本单元一般为锁存器。其可以在特定输入脉冲电平作用下改变状态。锁存器的最主要作用是缓存，也可以应用于分频器中实现分频功能。现有的锁存器在高频时，由于寄生电容的影响，会导致较低的信号带宽和较缓的上升下降沿，恶化高频时的分频器底噪。

发明内容

本发明的目的在于提供一种锁存器及奇数分频电路，用于降低锁存器的噪声，并实现占空比为50%的奇数分频。

为了实现上述目的，本发明提供如下技术方案：

第一方面，本发明提供了一种锁存器，包括：再生电路、第一动态锁存电路及第二动态锁存电路。其中，第一动态锁存电路包括第一T型电感、第一锁存单元及第二锁存单元，第一T型电感的第一端与第一锁存单元电连接，第二端与第二锁存单元电连接，第三端与再生电路的第一输入端电连接，用于向再生电路提供第一输入信号。第二动态锁存电路包括第二T型电感、第三锁存单元及第四锁存单元，第二T型电感的第一端与第三锁存单元电连接，第二端与第四锁存单元电连接，第三端与再生电路的第二输入端电连接，用于向再生电路提供第二输入信号。第一输入信号与第二输入信号为差分信号。再生电路用于对第一输入信号和第二输入信号进行放大和存储。

与现有技术相比，本发明提供的锁存器中，第一动态锁存电路中设有与再生电路电连接的第一T型电感，第二动态锁存电路中设有与再生电路电连接的第二T型电感。第一T型电感及第二T型电感可以有效提高带宽，即可以实现第一输入信号和第二输入信号更加陡的上升沿及下降沿，从而得到更好的噪声性能。因此，使用本发明提供的锁存器，可以实现较低噪声的奇数分频电路。

在一种可能实现的方式中，上述第一锁存单元的第一端与接地端电连接，第一锁存单元的第一控制端与第一时钟信号输入端电连接，第一锁存单元的第二控制端与第一数据信号输入端电连接，第一锁存单元的第二端与第一T型电感的第一端电连接。上述第二锁存单元的第一端与电源端电连接，第二锁存单元的第一控制端与第一时钟信号输入端电连接，第二锁存单元的第二控制端与第一数据信号输入端电连接，第一锁存单元的第二端与第一T型电感的第二端电连接。上述第三锁存单元的第一端与接地端电连接，第三锁存单元的第一控制端与第二时钟信号输入端电连接，第三锁存单元的第二控制端与第二数据信号输入端电连接，第三锁存单元的第二端与第二T型电感的第一端电连接。上述第四锁存单元的第一端与电源端电连接，第四锁存单元的第一控制端与第二时钟信号输入端电连接，第四锁存单元的第二控制端与第二数据信号输入端电连接，第四锁存单元的第二端与第二T型电感的第二端电连接。

在一种可能实现的方式中，上述第一时钟信号与第二时钟信号为差分信号。第一数据信号与第二数据信号为差分信号。