[发明专利]半导体装置的间距内通孔及相关联的装置和系统

说明书

本申请涉及半导体装置的间距内通孔以及相关联的装置和系统。在一个实施例中，所述半导体装置可包含3维3D交叉点存储器阵列。所述半导体装置还包含所述存储器阵列的存取线，所述存取线与连接到安置在所述存储器阵列下方的CMOS电路系统的间距内通孔耦合。在一些实施例中，第一存取线可与在所述存储器阵列的边界之外的第一通孔耦合，其中所述第一通孔与所述边界分隔第一距离且具有纵向于所述第一存取线的第一长度。此外，第二存取线可与在所述边界之外的第二通孔耦合，其中所述第二通孔与所述边界分隔大于所述第一距离的第二距离且具有纵向于所述第二存取线的第二长度，所述第二长度不同于所述第一长度。

技术领域

本发明技术总体上涉及存储器装置和存储器装置制造方法，且更具体地说，涉及半导体装置的间距内通孔。

背景技术

存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等等各种电子装置相关的信息。通过编程存储器单元的不同状态来存储信息。存在各种类型的存储器装置，例如非易失性存储器装置(例如，NAND快闪存储器装置)和易失性存储器装置(例如，动态RAM(DRAM)、同步动态RAM(SDRAM)等)。

改进存储器装置通常可包含增大存储器单元密度、提高读取/写入速度或另外减小操作时延、增大可靠性、增加数据保持、减少功率消耗或减少制造成本，以及其它度量。减少制造成本的一种方法是改进制造工艺以便提高成功制成的装置的裕度。制造商可以通过实施例如增加制造步骤的一致性或公差(例如，材料的去除或沉积)、提高制造规模、减少存储器单元之间的可变性等工艺来提高制造裕度。

发明内容

本申请的一方面针对一种半导体装置，其包括：存储器单元阵列，所述阵列包含边界；跨所述阵列的所述边界的多个存取线，所述多个存取线彼此平行且与所述阵列的所述存储器单元耦合，其中：所述多个存取线中的第一存取线与在所述边界之外的第一通孔耦合，所述第一通孔与所述边界分隔第一距离且具有纵向于所述第一存取线的第一长度；且所述多个存取线中的第二存取线与在所述边界之外的第二通孔耦合，所述第二通孔与所述边界分隔大于所述第一距离的第二距离且具有纵向于所述第二存取线的第二长度，所述第二长度小于所述第一长度；以及互补式金属氧化物半导体(CMOS)电路系统，其安置在所述阵列下方，所述CMOS电路系统配置成存取所述存储器单元阵列，其中所述第一和第二通孔与所述CMOS电路系统耦合。

本申请的另一方面针对一种半导体装置，其包括：阵列区，其包含多个第一存取线和多个第二存取线，所述第一和第二存取线彼此垂直；以及外围区，其邻近于所述阵列区的一侧，所述外围区包含多个第一通孔和多个第二通孔，其中所述第一存取线从所述阵列区延伸到所述外围区中，并且其中：所述第一通孔中的每一个与所述第一存取线中的对应一个耦合，所述第一通孔定位成与所述侧相隔第一距离且具有纵向于所述第一存取线的第一长度；且所述第二通孔中的每一个与所述第一存取线中的对应一个耦合，所述第二通孔定位成与所述侧相隔大于所述第一距离的第二距离且具有纵向于所述第一存取线的第二长度，所述第二长度小于所述第一长度。

本申请的又一方面针对一种存储器装置制造方法，所述方法包括：在所述存储器装置的阵列区中部分地形成多个存储器单元，所述阵列区包含隔开所述阵列区与外围区的边界，其中所述存储器单元中的每一个包含第一导电材料；以及在所述外围区的绝缘材料中形成第一通孔和第二通孔，其中所述第一通孔与所述边界分隔第一距离且具有垂直于所述边界的第一长度，并且其中所述第二通孔与所述边界分隔大于所述第一距离的第二距离且具有垂直于所述边界的第二长度，所述第二长度小于所述第一长度。

附图说明

参考以下附图可以更好的理解本发明技术的许多方面。附图中的各组件不一定按比例绘制。实际上，重点在于清楚地示出本发明技术的原理。

图1是根据本发明技术的实施例的3维交叉点存储器阵列的示意图。

图2是根据本发明技术的实施例的示出3维交叉点存储器阵列和间距内通孔的横截面示意图。