[发明专利]一种用于改善堆栈式图像传感器键合缺陷的工艺方法

说明书

本发明提供一种用于改善堆栈式图像传感器键合缺陷的工艺方法，逻辑晶圆设有第一、第二逻辑区；像素晶圆设有像素区；逻辑晶圆的第二逻辑区的高度低于像素晶圆的像素区的高度；在逻辑晶圆上旋涂一层镀层填充于第二逻辑区；待镀层硬化后，在逻辑晶圆上形成一层具有第一厚度的氧化硅膜层；将第一厚度的氧化硅膜层进行化学机械研磨至第二厚度；将逻辑晶圆与像素晶圆进行键合，第二逻辑区与像素区的边缘为键合边界。本发明增加旋涂镀层工艺，后续利用化学气相沉积补镀氧化硅膜层，保证CMP平坦化之前的膜层厚度不变,使逻辑晶圆晶边区域被后续工艺修复，实现对键合工艺缺陷降低，提升产品良率。

技术领域

本发明涉及半导体技术领域，特别是涉及一种用于改善堆栈式图像传感器键合缺陷的工艺方法。

背景技术

在半导体技术领域，堆栈式CMOS图像传感器(Ultra-Thin Stacked CMOS ImageSensor,UTS CIS)由逻辑晶圆与像素晶圆分开制造后，经过键合工艺(Bonding)键合而成。其中，逻辑晶圆(Logic wafer)与像素晶圆(Pixel wafer)分开制造的过程称为FSI(Frond-side Illumination)制程,逻辑晶圆与像素晶圆键合后制造的过程称为BSI(BacksideIllumination)制程。

键合后的晶圆经过C-SAM检测图片和OM图片对比发现，灰边缺陷区域主要是集中在晶圆最靠近边缘处一些有特殊图形的区域，OM下呈黄色。

对比OM与layout，发现色差可能为逻辑晶圆最上层金属层晶边defocus导致，Array区域space 0.18um,defocus导致PR不能曝光，TM OX完全保留；Logic1区域Line/Space较大，可以基本曝光，形成图案；Logic区域2完全曝光，TM OX(～10000A)被etch完全去除.此区域形成最大约～10000A step height。

且从layout看出，Logic2区域为连续图形，形成较大面积的深坑；导致后续BSI工艺CVD/CMP平坦化困难，进而在逻辑晶圆和像素晶圆键合时键合度不够，产生灰边缺陷。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于改善堆栈式图像传感器键合缺陷的工艺方法，用于解决现有技术中晶圆键合后出现键合缺陷，从而导致产品良率下降的问题。

为实现上述目的及其他相关目的，本发明提供一种用于改善堆栈式图像传感器键合缺陷的工艺方法，至少包括：

步骤一、提供逻辑晶圆和像素晶圆；所述逻辑晶圆设有第一、第二逻辑区；所述像素晶圆设有像素区；其中所述逻辑晶圆的所述第二逻辑区的高度低于所述像素晶圆的所述像素区的高度；

步骤二、在所述逻辑晶圆上旋涂一层镀层，使得所述镀层填充于所述第二逻辑区，被填充后的所述第二逻辑区的高度与所述像素晶圆的所述像素区的高度相一致；

步骤三、待所述镀层硬化后，在所述逻辑晶圆上形成一层具有第一厚度的氧化硅膜层；

步骤四、将第一厚度的所述氧化硅膜层进行化学机械研磨，并且研磨至第二厚度为止；

步骤五、将所述逻辑晶圆与所述像素晶圆进行键合，并且所述第二逻辑区与所述像素区的边缘为键合边界。

优选地，步骤一中的所述第一逻辑区的高度高于所述第二逻辑区的高度。

优选地，步骤一中所述第二逻辑区的高度比所述像素区的高度低

优选地，步骤二中利用特色旋涂工艺在所述逻辑晶圆上旋涂所述镀层。

优选地，步骤三中在所述逻辑晶圆上旋涂所述镀层的同时，所述第一逻辑区区亦被旋涂所述镀层。

优选地，步骤三中形成所述氧化硅膜层的方法为化学气相沉积法。