[发明专利]半导体器件及其制造方法在审
申请号: | 202110654837.8 | 申请日: | 2021-06-11 |
公开(公告)号: | CN113394296A | 公开(公告)日: | 2021-09-14 |
发明(设计)人: | 乔治奥斯韦理安尼堤斯 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L29/10;H01L21/34 |
代理公司: | 南京正联知识产权代理有限公司 32243 | 代理人: | 顾伯兴 |
地址: | 中国台湾新竹科*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 半导体器件 及其 制造 方法 | ||
提供一种半导体器件及其制造方法。栅极结构以及源极端子和漏极端子位于绝缘介电层中,并且源极端子和漏极端子分别位于栅极结构的两个相对端处。沟道区夹置在栅极结构与源极端子和漏极端子之间且环绕栅极结构。沟道区在源极端子与漏极端子之间延伸。
技术领域
本发明实施例是涉及半导体器件及其制造方法。
背景技术
半导体器件及电子组件的制作方面的持续发展使得各种半导体器件与电子组件的整合成为可能。
发明内容
在本公开的一些实施例中,阐述一种半导体器件。所述半导体器件包括绝缘介电层、栅极结构、源极端子和漏极端子、以及沟道区。所述栅极结构位于所述绝缘介电层中且在第一方向上延伸。所述源极端子和所述漏极端子位于所述绝缘介电层中且分别位于所述栅极结构的两个相对端处。所述源极端子和所述漏极端子沿着第一方向以第一距离彼此间隔开。所述沟道区位于所述绝缘介电层中且夹置在所述栅极结构与所述源极端子和所述漏极端子之间。所述沟道区环绕所述栅极结构的侧壁。所述沟道区沿着第一方向以第一长度在所述源极端子与所述漏极端子之间延伸,且所述第一长度不小于所述第一距离。
在本公开的一些实施例中,阐述一种半导体器件。所述半导体器件包括绝缘介电层、栅极结构、源极端子和漏极端子、以及沟道区。所述栅极结构嵌置在绝缘介电层中且在第一方向上延伸。所述栅极结构包括栅极电极及环绕所述栅极电极的栅极介电层。所述源极端子和所述漏极端子嵌置在所述绝缘介电层中且分别位于所述栅极结构的相对端处。所述源极端子和所述漏极端子沿着第一方向以第一距离彼此间隔开。所述沟道区嵌置在所述绝缘介电层中且位于所述栅极结构与所述源极端子和所述漏极端子之间。所述沟道区包绕在环绕所述栅极电极的所述栅极介电层周围,并且所述沟道区沿着第一方向以第一长度在所述源极端子与所述漏极端子之间延伸。所述第一长度与所述第一距离实质上相同或大于所述第一距离。
在本公开的一些实施例中,阐述一种用于形成半导体器件的方法。在绝缘介电层中形成至少两个接触开口。在所述至少两个接触开口中填充接触端子。在所述至少两个接触开口之间在所述绝缘介电层中形成暴露出所述接触端子的沟槽。在所述沟槽之上形成覆盖所述沟槽的侧壁及底表面且覆盖被暴露出的所述接触端子的沟道层。在所述沟槽内在所述沟道层上形成填满所述沟槽的栅极结构。
附图说明
结合附图阅读以下详细说明,会最好地理解所述公开的各个方面。应注意,根据本行业中的标准惯例,各种特征并非按比例绘制。事实上,为使论述清晰起见,可任意增大或减小各种特征的尺寸。
图1A到图4B是根据本公开一些实施例的半导体器件的制造方法中的各个阶段的示意性三维(three-dimensional,3D)视图及剖视图。
图5A、图5B及图5C是分别示出根据本公开一些实施例的从半导体器件的顶部、从半导体器件的底部及横截面观察半导体器件的示意性3D视图。
图6A到图6B、图7A到图7B、图8A到图8B及图9A到图9B是分别示出根据本公开一些实施例的半导体器件的示意性3D视图及半导体器件的剖视图。
图10到图14是根据本公开一些实施例的半导体器件的制造方法中的各个阶段的示意性3D视图。
图12A及图13A是分别示出根据本公开一些实施例的图12及图13所示半导体器件的横截面的示意性3D视图。
图13B是示出根据本公开一些实施例的从半导体器件的底部观察半导体器件的示意性3D视图。
具体实施方式
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