[发明专利]集成半导体器件、晶体管和制造突起场效应晶体管的方法

说明书

提供了晶体管、集成半导体器件及制造方法。该晶体管包括：具有多个介电突起的介电层；共形地覆盖介电层的突起以在两个相邻的介电突起之间形成多个沟槽的沟道层；设置在沟道层上的栅极层。栅极层106具有配接到沟槽中的多个栅极突起。该晶体管还包含栅极层旁边的有源区。有源区电连接至沟道层。

技术领域

本申请的实施例涉及集成半导体器件、晶体管和制造突起场效应晶体管的方法。

背景技术

在半导体工业中，增加集成电路的面密度是一直期望的。为此，个体晶体管变得越来越小。然而，可将个体晶体管制造得更小的速度一直在减慢。将外围晶体管从制造的前段制程(FEOL)移至制造的后段制程(BEOL)可能较为有利，因为可以在BEOL中添加功能，而在FEOL中可以制成可用的宝贵芯片面积。由氧化物半导体制成的薄膜晶体管(TFT)是BEOL集成的一个有吸引力的选择，因为TFT可以在低温下进行处理，并且因此不会损坏先前制造的器件。然而，薄膜晶体管通常是平面的。因此，它们具有相对较大的占位面积，这阻碍它们用于布线，并且因此不利于芯片面积尺寸缩放。

发明内容

本申请的一些实施例提供了一种晶体管，包括：介电层，具有多个介电突起；沟道层，共形地覆盖所述多个介电突起以在两个相邻的介电突起之间形成多个沟槽；栅极层，设置在所述沟道层上，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及有源区，形成在所述栅极层的任意一侧上，其中，所述有源区电连接至所述沟道层。

本申请的另一些实施例提供了一种集成半导体器件，包括：突起场效应晶体管，位于所述集成半导体器件的后段制程(BEOL)部分中，所述突起场效应晶体管包括：介电层，具有多个介电突起；沟道层，共形地覆盖所述多个介电突起以在两个相邻的介电突起之间形成多个沟槽；栅极层，设置在所述沟道层上，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及有源区，形成在所述栅极层的任意一侧上，其中，所述有源区电连接至所述沟道层。

本申请的又一些实施例提供了一种制造突起场效应晶体管的方法，包括：提供衬底，所述衬底包括具有多个介电突起的介电层；共形地形成覆盖所述多个介电突起的沟道层以在两个相邻的介电突起之间形成多个沟槽；形成设置在所述沟道层上的栅极层，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及在所述栅极层的任意一侧上形成有源区，其中，所述有源区电连接至所述沟道层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是根据本发明实施例的在形成突起场效应晶体管阵列之前的第一示例性结构的垂直截面图。

图1B是根据本发明实施例的在形成突起场效应晶体管阵列之后的第一示例性结构的垂直截面图。

图1C是根据本发明实施例的在形成高层级金属互连结构之后的第一示例性结构的垂直截面图。

图2A是示出根据本发明实施例的在制造晶体管的方法中在衬底中形成突起的步骤的顶视图。

图2B是穿过图2A的线AA’的垂直截面图。

图2C是穿过图2A的线BB’的垂直截面图。

图3A是示出根据本发明实施例的在制造晶体管的方法中在衬底上方沉积连续沟道层的步骤的顶视图。

图3B是穿过图3A的线AA’的垂直截面图。

图3C是穿过图3A的线BB’的垂直截面图。

图4A是示出根据本发明实施例的在制造晶体管的方法中对沟道层进行图案化的步骤的顶视图。

图4B是穿过图4A的线AA’的垂直截面图。