[发明专利]低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件

说明书

本发明公开低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。方法步骤：1)形成低缺陷密度高压N型阱和低压N型阱；2)形成自对准P型阱；3)兼容高低压兼容厚薄栅氧结构；4)兼容多层金属互连结构；器件包括衬底、高压N型阱、低压N型阱、自对准P型阱、LOCOS场氧化层、低压MOS薄栅氧化层、栅多晶层、P型MOS轻掺杂源漏注入区、侧壁保护层、P型MOS源漏注入区、多晶层、氧氮介质层、N型MOS源漏注入区、高压MOS厚栅氧化层、栅多晶层顶层氧氮介质保护层、硅/多晶硅‑金属层M1间接触孔、硅/多晶硅/场氧‑金属层M1层间ILD介质平坦化层等。本发明实现了精细控制高压阱区的位错缺陷密度，有效抑制高压阱区隔离PN结反向偏置漏电。

技术领域

本发明涉及半导体集成电路领域，具体是低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。

背景技术

在CMOS/BiCMOS模拟集成电路制造过程中，对于影响MOS 器件性能阱区低缺陷高可靠性愈来愈重视。尤其是高低压兼容亚微米CMOS模拟工艺，需要该工艺既可以提供深结的低漏电耐高压阱区，也可以提供低功耗低工作电压的浅结阱区。特别是对于高性能高工作电压器件，要求采用温度高、时间长的推阱作业来保证阱区杂质分布均匀并且稳定，同时后续工艺热过程不能影响阱区杂质浓度分布。正常的初始单晶硅片中基本上不存在宏观位错缺陷，但是硅片经过后续的高温工艺过程，宏观位错就可以在硅片中形成，也会出现位错缺陷倍增现象。这将会导致器件性能退化，电路可靠性等诸多问题。比如阱边缘区域位错密度直接决定隔离PN结的反向偏置漏电流强弱，最终影响集成电路器件的稳定性和可靠性等。

另一方面，在高低压兼容亚微米CMOS模拟工艺中，采用自对准双阱工艺，既可以实现双阱区的工艺要求，又可以通过减少光刻工艺次数精简工艺步骤，降低制造成本。

因此，如何精细控制阱区缺陷实现减小漏电流、降低功耗是一项持续提升工艺稳定性和可靠性的研发工作。

发明内容

本发明的目的是提供低位错密度高可靠性高低压CMOS自对准双阱工艺方法，包括以下步骤：

1)在P型衬底上形成低位错密度高压N型阱注入区，并在低位错密度高压N型阱注入区内形成高压N型阱。在低位错密度高压 N型阱注入区以外区域形成自对准P型阱区，并在自对准P型阱区内形成P型阱。

所述低位错密度高压N型阱注入区具有深度范围为[h3,h4]的结深。所述低位错密度低压N型阱注入区具有深度范围为[h1,h2]的结深。且0h1h2h3h4。

2)在衬底上形成低压N型阱注入区，并在低压N型阱注入区内形成低压N型阱。在低压N型阱注入区以外区域形成自对准P型阱区，并在自对准P型阱区内形成P型阱。

3)在低位错密度高压N型阱注入区和低压N型阱注入区内形成P型MOS轻掺杂源漏注入区和P型MOS源漏注入区，并分别完成P型MOS轻掺杂源漏和P型MOS源漏的注入。

4)在低位错密度高压N型阱注入区、低压N型阱注入区和自对准P型阱区部分表面形成n埃米的LOCOS场氧化层。在低位错密度高压N型阱注入区、低压N型阱注入区和自对准P型阱区覆盖的表面区域形成m1埃米的厚栅氧化层。n0。m10。

高压MOS厚栅氧化层表面的栅多晶层具有栅多晶层顶层氧氮介质保护层。利用后续栅多晶侧壁回刻工艺，完成高压器件的栅多晶保护结构。

在所述LOCOS场氧化层未覆盖的区域表面形成屏蔽保护层。在所述LOCOS场氧化层未覆盖的区域形成厚栅氧化层之前，去除所述屏蔽保护层。

5)在低压器件有源区域去除m1埃米厚的栅氧化层，完成清洗后形成m2埃米的低压MOS薄栅氧化层。m20。

高压MOS厚栅氧化层和低压MOS薄栅氧化层形成的步骤为：

5.1)在阱表面未被LOCOS场氧化层覆盖的区域形成m1埃米厚栅氧化层。