[发明专利]三维半导体存储器件

权利要求书

1.一种三维半导体存储器件，所述三维半导体存储器件包括：

外围电路结构，所述外围电路结构包括：

外围电路，所述外围电路位于半导体衬底上，以及

定位焊盘，所述定位焊盘连接到所述外围电路；

电极结构，所述电极结构位于所述外围电路结构上，所述电极结构包括垂直堆叠的电极；

平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；

外围贯通插塞，所述外围贯通插塞与所述电极结构间隔开，所述外围贯通插塞穿透所述平坦化电介质层以连接到所述定位焊盘；

导线，所述导线通过接触插塞分别连接到所述外围贯通插塞；以及

至少一个虚设贯通插塞，所述至少一个虚设贯通插塞与所述外围贯通插塞中的第一外围贯通插塞相邻，所述至少一个虚设贯通插塞穿透所述平坦化电介质层并且与所述导线绝缘。

2.根据权利要求1所述的三维半导体存储器件，其中，所述外围贯通插塞还包括：

第二外围贯通插塞，所述第二外围贯通插塞与所述第一外围贯通插塞间隔开第一距离；以及

第三外围贯通插塞，所述第三外围贯通插塞与所述第二外围贯通插塞间隔开第二距离，所述第二距离小于所述第一距离。

3.根据权利要求1所述的三维半导体存储器件，其中，每个所述外围贯通插塞具有第一上部宽度，并且所述至少一个虚设贯通插塞具有小于所述第一上部宽度的第二上部宽度。

4.根据权利要求3所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞的底表面的水平高度高于所述第一外围贯通插塞的底表面的水平高度。

5.根据权利要求1所述的三维半导体存储器件，其中，每个所述外围贯通插塞具有第一上部宽度，并且所述至少一个虚设贯通插塞具有基本上等于所述第一上部宽度的第二上部宽度。

6.根据权利要求5所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞耦接到所述定位焊盘之一。

7.根据权利要求1所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞的底表面位于与所述第一外围贯通插塞的底表面的水平高度不同的水平高度。

8.根据权利要求1所述的三维半导体存储器件，其中，

所述至少一个虚设贯通插塞的顶表面位于与所述第一外围贯通插塞的顶表面的水平高度相同的水平高度，并且

当在与所述半导体衬底的顶表面垂直的方向上观察时，所述至少一个虚设贯通插塞的长度与所述第一外围贯通插塞的长度不同。

9.根据权利要求1所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞不与所述外围电路交叠，并且所述至少一个虚设贯通插塞的底表面与覆盖所述外围电路和所述定位焊盘的电介质层接触。

10.根据权利要求1所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞包括围绕所述第一外围贯通插塞的至少两个虚设贯通插塞。

11.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：

水平层，所述水平层位于所述外围电路结构与所述电极结构之间，所述水平层包括单元阵列区域、第一连接区域和第二连接区域；以及

单元贯通插塞，所述单元贯通插塞位于所述第一连接区域上，所述单元贯通插塞穿透所述电极结构以连接到所述外围电路结构，

其中，所述电极结构在所述第一连接区域上具有阶梯结构。

12.根据权利要求11所述的三维半导体存储器件，其中，所述电极结构还包括位于所述第一连接区域上的模制图案，所述模制图案位于与所述电极的水平高度相同的水平高度，并且所述单元贯通插塞穿透所述模制图案。