[发明专利]三维存储器及其制造方法

说明书

本申请实施例公开了一种三维存储器及其制造方法，方法包括：提供衬底；衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。

技术领域

本申请涉及半导体技术领域，尤其涉及一种三维存储器及其制造方法。

背景技术

3D NAND存储器结构中包括垂直堆叠多层栅极，堆叠层的中心区域为核心存储区、边缘区域为台阶区，核心存储区用于形成沟道结构，堆叠层中的栅极层作为每一层存储单元的栅极，栅极通过台阶上的接触部引出，从而实现堆叠式的3D NAND存储器。

在形成核心存储区的沟道结构以及台阶区的台阶结构后，可以覆盖介质层，并刻蚀介质层形成贯穿介质层且延伸至台阶结构栅极层中的栅极接触孔以及贯穿介质层且延伸至衬底中的外围电路接触孔。之后，可以在栅极接触孔和外围电路接触孔中填充导电材料作为引出线，从而实现介质层对器件的保护，以及台阶结构栅极层和衬底的引出。

然而，实际操作中，在对介质层进行刻蚀得到栅极接触孔和外围电路接触孔的过程中，在保证外围电路接触孔中衬底的刻蚀量足够的同时，在栅极层较薄时，可能穿透栅极层甚至导致不同的导电层之间错误连接，影响器件性能，而若在保证栅极接触孔中栅极的刻蚀量较小时，可能又存在对外围电路接触孔中衬底的刻蚀不足的情况。如何同时实现衬底的良好引出和可靠的栅极引出，是本领域一个重要的问题。

发明内容

为解决相关技术问题，本申请实施例提出一种三维存储器及其制造方法。

本申请实施例提供了一种三维存储器的制造方法，所述方法包括：

提供衬底；所述衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；

对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；

在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；

利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。

上述方案中，所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：

利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；

在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。

上述方案中，所述利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔，包括：

通过第一刻蚀气体，利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；

所述在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：