[发明专利]半导体器件及其制作方法

说明书

本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。

技术领域

本发明涉及半导体制作技术领域，尤其是涉及一种半导体器件及其制作方法。

背景技术

随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。目前，在SST第三代Embedded Super Flash(嵌入式超级闪存)架构中，IPO(Inter PolyOxide，内聚化合物)之间的氧化层一般是由非常重要的一层薄膜组成，此层薄膜通常由HTO(High Temperature Oxide，高温氧化)生长，在生长过程中，其不仅覆盖浮栅(FloatingGate，FG)侧面，同时覆盖SourceLine(源线)正面。但是，此层薄膜的厚度会影响侧面擦除效果，并且此层薄膜的厚度抗EG(Erase Gate，擦除栅)崩溃电压较差。

因此，亟需一种能在同一道工艺中解决侧壁及正面不同厚度薄膜的方法。

发明内容

有鉴于此，本发明提供了一种半导体器件及其制作方法，可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。

为实现上述目的，本发明提供如下技术方案：

一种半导体器件的制作方法，所述制作方法包括：

提供一半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域、第二区域和位于所述第一区域与所述第二区域之间的第三区域；

在所述第三区域形成浮栅和控制栅，所述浮栅位于所述控制栅与所述第一表面之间；

在所述第一表面内形成源极和漏极，所述源极位于所述第一区域，所述漏极位于所述第二区域；

形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；

形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；

其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。

优选的，在上述的制作方法中，在所述第三区域形成浮栅和控制栅的方法包括：

在所述第一表面形成第三氧化层；

图形化所述第三氧化层，露出所述第一区域和所述第二区域；

在所述第三氧化层背离所述半导体衬底的表面形成浮栅；

在所述浮栅背离所述第三氧化层的表面形成第四氧化层；

在所述第四氧化层背离所述浮栅的表面形成控制栅；

在所述控制栅背离所述第四氧化层的表面形成第五氧化层。

优选的，在上述的制作方法中，所述非晶化离子注入的注入离子为砷离子。

优选的，在上述的制作方法中，所述非晶化离子注入的能量为30kev～50kev，剂量为1E14atom/cm²～1E15atom/cm²。