[发明专利]具有氮化硅阻挡层的SGT器件及制备方法

说明书

本发明提供一种具有氮化硅阻挡层的SGT器件及制备方法，包括从下至上依次层叠设置的金属化漏极、N+衬底、N‑漂移区和金属化源极；N‑漂移区中具有沟槽栅结构、P型掺杂区、P+重掺杂区和N+重掺杂区；沟槽栅结构包括氧化层、控制栅电极、氮化硅阻挡层和屏蔽栅电极；当器件正向导通时，控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位；当器件反向阻断时，控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位；本发明具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题。

技术领域

本发明属于功率半导体技术领域，具体涉及一种具有氮化硅阻挡层的SGT器件及其制备方法。

背景技术

自2003年Fairchild半导体ZengJun博士提出Shield-gate VDMOS以来，这种具有低比导通电阻低栅电荷的器件便受到广泛关注。该器件在常规槽栅VDMOS槽内引入新的电极，可作为体内场板辅助耗尽器件漂移区载流子降低器件的比导通电阻，也可起屏蔽作用减小栅电极和漏电极的交叠面积从而降低器件的米勒电容降低栅电荷。相比传统VDMOS器件，屏蔽栅VDMOS器件具有功率损耗低、寄生电容小、开关速度快、高频特性好等优点，成为当前中低压应用领域的主流器件。

由于屏蔽栅的引入，SGT存在着与时间相关的雪崩击穿不稳定性，严重影响SGT器件的可靠性。雪崩击穿产生的热空穴破坏屏蔽栅氧化层和硅界面的Si-H键，分离的氢向屏蔽栅扩散，Si的悬空键作为空穴陷阱工作。这导致SGT器件雪崩击穿电压随着应力时间的增加而先增大后减小，随着应力时间增加，当器件的雪崩击穿电压低于系统工作电压，器件容易发生失效，影响整个系统的运行。本发明提出的一种具有氮化硅阻挡层的SGT器件可以有效抑制SGT器件雪崩击穿不稳定性，提高SGT器件在应用过程中的稳定性与可靠性。

发明内容

本发明所要解决的技术问题是针对现有技术存在的问题，提供一种具有氮化硅阻挡层的SGT器件及制备方法。

为实现上述发明目的，本发明技术方案如下：

一种具有氮化硅阻挡层的SGT器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极11；

所述N-漂移区3中具有沟槽栅结构、P型掺杂区4、P+重掺杂区6和N+重掺杂区5；

所述沟槽栅结构包括氧化层8、位于氧化层8内部的控制栅电极7及氮化硅阻挡层9和屏蔽栅电极10，氮化硅阻挡层9和屏蔽栅电极10位于控制栅电极7下方，控制栅电极7和屏蔽栅电极10不接触，氮化硅阻挡层9为U形，氮化硅阻挡层9位于屏蔽栅电极10左右两侧和底部的氧化层8中；

P型掺杂区4位于所述沟槽栅结构两侧的N-漂移区3的顶层，P+重掺杂区6和N+重掺杂区5并排位于所述P型掺杂区4的顶层，所述P型掺杂区4、N+重掺杂区5靠近控制栅电极7的侧面都与所述氧化层8接触；P型掺杂区4的垂直深度不超过控制栅电极7的深度；P+重掺杂区6和N+重掺杂区5的上表面都和金属化源极11接触，金属化源极11和控制栅电极7通过所述氧化层8相隔离；屏蔽栅电极10和金属化源极11短接；

当器件正向导通时，控制栅电极7接正电位，金属化漏极1接正电位，金属化源极11接零电位；当器件反向阻断时，控制栅电极7和金属化源极11短接且接零电位，金属化漏极1接正电位。

作为优选方式，所述氧化层8为二氧化硅，或者为二氧化硅和氮化硅的复合材料。

作为优选方式，所述控制栅电极7和屏蔽栅电极10为多晶硅。

作为优选方式，器件所使用的半导体材料为体硅、或碳化硅、或砷化镓或锗硅。

本发明还提供一种具有氮化硅阻挡层的SGT器件的制备方法，包括如下步骤：