[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：制备包括沟道结构、栅极间隙结构和阶梯结构的中间体；提供第一衬底，将第一衬底的第一面与中间体的形成有沟道结构、栅极间隙结构和阶梯结构的正面结合；以及在第一衬底的与第一面相对的第二面上形成外围电路。根据该制备方法，可有效避免外围电路的电性能由于上述正面形成工艺的热影响而降低，使得结合后的存储器件和外围电路芯片能够共同对抗三维存储器内各膜层所产生的应力，同时简化了制备三维存储器的工艺过程和制备周期，在三维存储器的堆叠层数的增加的情况下，不更换机台也可实现相应的制备制程。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

在传统的三维存储器的制备工艺中，存储阵列的叠层结构构建在衬底(例如，硅晶片)上，并且随着堆叠层数的增加，三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(TEOS)层)变得越来越复杂。当多个层堆叠时，应力可能在晶片中累积并导致上述介质薄膜层形变。

此外，诸如刻蚀、填充和热处理等三维存储器制备工艺的热影响还可能进一步加剧介质薄膜层形变的问题，从而可能会导致存储器件的结构不稳定，产生例如翘曲等问题，进一步地，还导致外围电路芯片无法实现小型化，以及出现电性能下降等问题。当介质薄膜层的形变超过一定限度时，最终可能导致晶片发生弯曲或者无法在机台中进行相应制程。随着堆叠层数的增加，由于应力等因素的影响，使得上沟道孔和下沟道孔很难对准，上、下沟道孔的套刻精度(OVL)可能存在偏移，因此在进行深孔刻蚀时会破坏上、下沟道孔的结合处的功能层，从而影响制备的三维存储器的电性能。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：制备包括沟道结构、栅极间隙结构和阶梯结构的中间体；提供第一衬底，将所述第一衬底的第一面与所述中间体的形成有所述沟道结构、所述栅极间隙结构和所述阶梯结构的正面结合；以及在所述第一衬底的与所述第一面相对的第二面上形成外围电路。

在本申请的一个实施方式中，提供第一衬底，将所述第一衬底的第一面与所述中间体的形成有所述沟道结构、所述栅极间隙结构和所述阶梯结构的正面结合包括：提供包括基体和单晶硅层的绝缘体上硅；以及将所述绝缘体上硅的靠近所述基体的表面与所述中间体的所述正面结合。

在本申请的一个实施方式中，在所述第一衬底的、与所述第一面相对的第二面上形成外围电路之前，所述方法还包括：在所述第一衬底的第一面与所述中间体的所述正面结合后，去除所述绝缘体上硅的所述基体以得到独立的所述单晶硅层，并在所述单晶硅层的表面上形成外围电路。

在本申请的一个实施方式中，制备包括沟道结构、栅极间隙结构和阶梯结构的中间体包括：在第二衬底上形成包括多个栅极层的叠层结构；形成贯穿所述叠层结构的沟道结构；形成与所述沟道结构具有间距的栅极间隙结构，所述栅极间隙结构包括贯穿所述叠层结构的栅极间隙和设置于所述栅极间隙中的填充层；以及修整所述叠层结构的边缘以形成通过所述栅极层与所述沟道结构相连的阶梯结构。

在本申请的一个实施方式中，所述第二衬底包括远离所述叠层结构的基底，以及在所述基底上依次形成的第一掺杂层、牺牲叠层和第二掺杂层，其中，所述牺牲叠层包括依次设置的介质层、牺牲层和介质层。

在本申请的一个实施方式中，所述沟道结构延伸至所述第一掺杂层，并包括沟道孔和依次形成在所述沟道孔的内壁上的功能层和沟道层，其中，在所述第一衬底的与所述第一面相对的第二面上形成外围电路之后，所述方法还包括：从所述第二衬底的远离所述叠层结构的一侧处理所述第二衬底，以去除所述基底，并在所述第一掺杂层的与所述栅极间隙对应的位置形成开口；经由所述开口去除所述牺牲叠层以形成衬底空腔；以及去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层。