[发明专利]一种低电感SiC模块布局

说明书

本发明公开了一种低电感SiC模块布局，其中正极端子、负极端子、输出端子沿模块纵轴纵向排列并且其中每个端子只有一个端子头部作为客户端安装接口，正极端子和负极端子每个分出若干端脚，正极端子和负极端子的相应端脚交错排列，一个正极端子端脚和一个负极端子端脚形成端脚对，每一个端脚对负责一个电流回路区，每个电流回路区包含相对应的两个SiC芯片和两个二极管芯片以及若干绑定线，若干个电流回路区沿模块纵轴排列。本发明设计的半桥多芯片功率模块封装的不同布局结构，有效地降低了总寄生电感。在不增加任何制造难度的情况下，所提出的布局可以实现较低的开关损耗、较低的关断过电压和较低的电磁干扰。

技术领域

本发明属于微电子制造领域，具体来说涉及一种SiC(碳化硅)模块的内部布局设计，特别是一种低电感SiC模块布局设计。

背景技术

随着电力电子技术的发展，对高效率、高功率密度设计的不断需求，使得功率半导体的性能达到了硅材料的极限。宽禁带半导体材料，包括SiC(碳化硅)和GaN(氮化镓)，与Si(硅)材料相比，可以同时降低导通损耗和开关损耗。然而，随着开关速度和工作频率的增加，模块封装中寄生参数的影响也越来越大。例如，覆铜基板(DBC基板)和线键合封装结构因其制造成熟、成本低、热性能好而被广泛应用于多芯片功率模块封装，但是，此封装方法会导致电流回路中的寄生电感较大。大的寄生电感会导致功率半导体器件的过电压，造成较高的开关损耗，也会引起高频振荡等电磁干扰问题。

当使用SiC(碳化硅)芯片时，通常采用多芯片并联以增加模块的电流处理能力，多芯片功率模块内部的寄生电感因其并联结构而变得更加复杂。为了充分利用宽禁带半导体材料的优点，解决由寄生电感引起的多芯片功率模块振荡问题是至关重要的。

通常模块的总寄生电感都被认为是电流回路的电感，因此，减小电流回路面积即可减小模块的寄生电感，但是多芯片功率模块内部并联电流回路间的互感问题尚未得到深入的讨论。本发明首先建立了一个精确的寄生电感模型，提出了一种在不增加制造难度的前提下降低寄生电感的SiC(碳化硅)多芯片功率模块引线键合封装布局。

发明内容

本发明型涉及SiC(碳化硅)模块的内部布局设计，尤其是对功率模块的多芯片并联电流回路间的互感进行了深入的分析，提出了一种适用于SiC(碳化硅)多芯片半桥组件的引线键合封装布局，它可以在不增加制造难度的前提下降低寄生电感。

具体来说，本发明提出了以下具有低电感特点的SiC(碳化硅)模块的内部布局设计：

一种低电感SiC模块布局，所述低电感SiC模块由正极端子11、负极端子12、输出端子13、覆铜基板14、铜底板15、绑定线16、SiC芯片17和二极管芯片18封装而成，其特征在于，正极端子11、负极端子12、输出端子13沿模块纵轴纵向排列并且其中每个端子只有一个端子头部作为客户端安装接口，正极端子11和负极端子12每个分出若干端脚，正极端子11和负极端子12的相应端脚交错排列，一个正极端子11端脚和一个负极端子12端脚形成端脚对，每一个端脚对负责一个电流回路区，每个电流回路区包含相对应的两个SiC芯片17和两个二极管芯片18以及若干绑定线16，若干个电流回路区沿模块纵轴排列。

优选地，以模块中轴线为对称轴，在中轴线的两侧对称排列若干电流回路区，每个电流回路区具有对应独立的端脚对。

进一步，相对于中轴线为内，每个电流回路区的两个SiC芯片17排列在内侧，两个二极管芯片18排列在外侧。

更优选，对称平行排列的两个电流回路区的电流回路相互间独立且不平行。

作为另一个优选方案，对称平行排列的两个电流回路区的电流回路相互间的角度互为180度。

作为更优选方案，正极端子11、负极端子12、输出端子13这三个端子的安装接口在模块上平均排列，相邻端子接口间的距离相等。