[发明专利]制造半导体器件的方法

说明书

本公开涉及制造半导体器件的方法。在形成图案的方法中，在底层之上形成第一图案，该第一图案包括主图案和横向突起，该横向突起的厚度小于主图案的厚度的25％；在第一图案之上形成硬掩模层；执行平坦化操作，以在不暴露横向突起的情况下暴露第一图案；通过在横向突起被硬掩模层覆盖的同时去除第一图案，来形成硬掩模图案；并且使用硬掩模图案作为蚀刻掩模，来图案化底层。

技术领域

本公开涉及制造半导体器件的方法。

背景技术

在7nm或更小的半导体技术节点上，线和间隔(line-and-space，L/S)图案化要求光学光刻中的间距分辨率小于约32nm。通常，即使采用极紫外(EUV)光刻，EUV单曝光技术(single-exposure technology，SPT)的分辨率限制也为约28nm至约34nm。

发明内容

根据本公开的一个实施例，提供了一种形成图案的方法，包括：在底层之上形成第一图案，所述第一图案包括主图案和横向突起，所述横向突起的厚度小于所述主图案的厚度的25％；在所述第一图案之上形成硬掩模层；执行平坦化操作，以在不暴露所述横向突起的情况下暴露所述第一图案；通过在所述横向突起被所述硬掩模层覆盖的同时去除所述第一图案，来形成硬掩模图案；以及使用所述硬掩模图案作为蚀刻掩模，来图案化所述底层。

根据本公开的另一实施例，提供了一种形成图案的方法，包括：在衬底之上形成要图案化的目标层；在所述目标层之上形成底部抗反射涂覆(BARC)层；在所述BARC层之上形成光致抗蚀剂图案，所述光致抗蚀剂图案包括抗蚀剂浮渣；在所述光致抗蚀剂图案之上形成硬掩模层；执行平坦化操作，以在不暴露所述抗蚀剂浮渣的情况下暴露所述光致抗蚀剂图案；通过在所述抗蚀剂浮渣被所述硬掩模层覆盖的同时去除所述光致抗蚀剂图案，来形成硬掩模图案；使用所述硬掩模图案作为蚀刻掩模，来图案化所述BARC层；以及通过使用经图案化的BARC层和所述硬掩模图案作为蚀刻掩模，来图案化所述目标层。

根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在设置在半导体衬底之上的底层之上形成光致抗蚀剂层；相对于所述光致抗蚀剂层和光掩模的掩模图案，确定来自所述光掩模的携带图案信息的光化辐射的最佳剂量；确定小于所述最佳剂量的曝光剂量；利用所确定的曝光剂量，将所述光致抗蚀剂层曝光于携带图案信息的所述光化辐射；显影经曝光的光致抗蚀剂层，以形成经显影的抗蚀剂图案；在所述经显影的抗蚀剂图案之上形成硬掩模层；执行平坦化操作，以暴露所述经显影的抗蚀剂图案；通过去除所述经显影的抗蚀剂图案，来形成硬掩模图案；以及通过使用所述硬掩模图案作为蚀刻掩模，来图案化所述底层。

附图说明

在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1、图2A、图2B、图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A和图8B示出了根据本公开的实施例的图案形成方法的顺序操作的各个阶段。

图9A、图9B、图10A、图10B、图11A、图11B、图12A和图12B示出了根据本公开的实施例的图案形成方法的顺序操作的各个阶段。

图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B示出了根据本公开的实施例的图案形成方法的顺序操作的各个阶段。

图17A和图17B示出了根据本公开的实施例的图案形成方法的顺序操作的各个阶段。

图18A和图18B示出了根据本公开的实施例的图案形成方法的顺序操作的各个阶段。

图19示出了根据本公开的实施例的图案形成方法的顺序操作的流程图。

图20示出了根据本公开的实施例的图案形成方法的顺序操作的流程图。