[发明专利]阻挡层形成方法以及半导体装置的制造方法

说明书

提供一种即使在基底层具有高的深宽比的三维构造的情况下也能够使掺杂剂在该基底层内均匀地分布的阻挡层形成方法。在阻挡层形成方法中，在具有三维构造的基底层上形成含掺杂剂层之前，在所述基底层上形成阻挡层。此时，使用原子层沉积(ALD)工艺，在所述三维构造的高度方向上对所述阻挡层的膜厚、膜质以及膜种中的至少一者进行控制。

技术领域

本发明涉及阻挡层形成方法以及半导体装置的制造方法，特别是涉及在FinFET等半导体装置的制造步骤中对基底层进行掺杂的情况下所使用的阻挡层形成方法。

背景技术

以往，伴随着半导体芯片的高集成化，MOSFET等平面型晶体管逐渐微细化、高速化以及低功耗化。但是，在现有的平面型晶体管中，在使沟道长度微细化的情况下不能抑制所谓的无法通过栅电压对动作进行控制的短沟道效应，因而平面型晶体管的微细化存在极限。于是，正在积极地进行以鳍式场效应晶体管(以下也称作FinFET)为首的三维型晶体管的研发。

三维型晶体管具有栅电极包围沟道部分的立体构造，因而具有栅电极对沟道区域的控制性比现有的平面型晶体管优异，比平面型晶体管更适合微细化的特征。并且，利用该优异的控制性，能够实现超过平面型晶体管的高速动作、低功耗特性，进而也有助于图案面积的缩小。

另一方面，三维型晶体管与平面型晶体管相比成为复杂的构造，因此伴随着制造技术的高度化、复杂化以及制造成本的增大。但是，由于近年来的微细加工技术的进步，能够制造极力抑制了制造成本增大的三维型晶体管，今后期待在各种工业领域的各种系统LSI中使用三维型晶体管。

作为三维型晶体管的一个例子的FinFET具有在源－漏电极之间的沟道区域形成并且在硅基板上设置的一个或多个鳍。栅电极形成为跨过该一个或多个鳍而具有所谓双栅结构。利用该双栅结构，FinFET的上述控制性优于单栅结构的MOSFET。

并且，以形成FinFET的延伸电极等为目的，提出了使用原子层沉积(ALD)来形成用于对一个或多个鳍的上表面和侧面进行掺杂的含掺杂剂层的方法(专利文献1)。ALD是通过进行自控制来以一个原子单位在基板表面形成原子膜的成膜方法，能够形成极薄的薄膜。由此，在伴随着鳍构造的复杂化而在沟道区域形成有深宽比(深度尺寸/宽度尺寸)较高的槽的情况下，与CVD、PVD等其他成膜方法相比，在能够在鳍的上表面和侧面均匀地形成含掺杂剂层的这一点更为优异。

近年来，为了响应器件的进一步的高性能化、高密度化的要求，希望在沟道区域形成具有更高的深宽比的三维构造。但是，在深宽比较高的情况下，如图10所示，在具有三维构造的基底层100的上部区域100a，含掺杂剂层120A的膜厚容易变厚，在下部区域100b，含掺杂剂层120A的膜厚容易变薄。或者，在包含基底层100的上表面的上部区域100a，含掺杂剂层120B的掺杂剂浓度容易变高，在下部区域100b，含掺杂剂层120B的掺杂剂浓度容易变低。其结果是，存在推阱(drive-in)后的基底层100内的掺杂剂的分布在该基底层的高度方向上变得不均匀的问题。即，认为这种不均匀性的产生由含掺杂剂层自身的覆盖的不均匀性、含掺杂剂层中的掺杂剂浓度的不均匀性引发。

现有技术文献

专利文献

专利文献1：美国专利申请公开第2015/0249013号说明书

发明内容

发明所要解决的技术问题

本发明的目的在于提供一种即使在基底层具有高深宽比的三维构造的情况下也能够使掺杂剂在该基底层内均匀地分布的阻挡层形成方法以及半导体装置的制造方法。

用于解决技术问题的技术方案

为了实现上述目的，本发明提供以下方案。

[1]一种阻挡层形成方法，在具有三维构造的基底层上形成含掺杂剂层之前，在所述基底层上形成阻挡层，其特征在于，