[发明专利]存储单元及其制造方法

说明书

本公开提供一种存储单元及其制造方法，存储单元包括：垂直晶体管，部分设置于基底中，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接位线；存储接触结构，包括：埋入部，位于第一槽中，所述第一槽的侧面被隔离结构包裹，所述埋入部的下表面连接所述垂直晶体管的漏极；凸出部，位于所述埋入部之上并与所述埋入部的上表面连接，所述凸出部为柱状结构；存储电容，具有下极板、介质层、上极板，所述下极板贴附所述凸出部的侧表面，所述介质层贴附所述下极板和所述凸出部的上表面，所述上极板贴附所述介质层。本公开实施例可以提高存储单元的结构强度以及排布密度。

技术领域

本公开涉及集成电路制造技术领域，具体而言，涉及一种存储单元及其制造方法。

背景技术

随着集成电路制造工艺的发展，器件尺寸越来越小、排布密度越来越大，对制造工艺形成了巨大的挑战。

在DRAM制造工艺中，垂直存储单元(由垂直晶体管和垂直电容构成)成为提高单位面积内存储单元数量的一种新技术。在垂直存储单元中，晶体管的源极、栅极、漏极从下到上依次排布，存储电容位于晶体管的漏极之上，电容下极板通过存储接触结构(Stock NodeContact，SNC)与晶体管漏极连接。随着晶体管尺寸降低、沟道尺寸下降，垂直晶体管的源极与电容下极板的连接面积越来越小；随着排布密度的上升，垂直电容之间的距离越来越近，横截面越来越小，为了保持容值不变、或者容值上升，垂直电容的高度越来越高，增高的电容、降低的连接面积，给垂直电容与源极的连接强度和垂直电容的稳定性、工艺可靠性带来极大的挑战。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种存储单元及其制造方法，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的垂直电容在高密度排布情况下结构稳定性不足的问题。

根据本公开的第一方面，提供一种存储单元，包括：垂直晶体管，部分设置于基底中，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接位线；存储接触结构，包括：埋入部，位于第一槽中，所述第一槽的侧面被隔离结构包裹，所述埋入部的下表面连接所述垂直晶体管的漏极；凸出部，位于所述埋入部之上并与所述埋入部的上表面连接，所述凸出部为柱状结构；存储电容，具有下极板、介质层、上极板，所述下极板贴附所述凸出部，所述介质层贴附所述下极板，所述上极板贴附所述介质层。

在本公开的一种示例性实施例中，所述埋入部的上表面大于下表面，所述凸出部的上表面、下表面均与所述埋入部的上表面相等。

在本公开的一种示例性实施例中，所述埋入部与所述凸出部均由掺杂半导体构成，所述埋入部的掺杂粒子种类与所述凸出部的掺杂粒子种类不完全相同，所述埋入部的掺杂浓度与所述凸出部的掺杂浓度不完全相同。

在本公开的一种示例性实施例中，所述隔离结构的一部分环绕所述垂直晶体管的漏极和所述存储接触结构的所述埋入部，所述隔离结构的另一部分设置在相邻两条所述字线之间。

在本公开的一种示例性实施例中，所述隔离结构包括多个子结构，所述多个子结构的材料不完全相同。

在本公开的一种示例性实施例中，所述隔离结构包括：第一子结构，具有顺次连接的上部、中部与下部，所述上部连接所述存储电容的所述下极板和所述介质层，且向下延伸至相邻两条所述字线之间，所述中部环绕所述第一槽的侧表面，所述下部连接所述垂直晶体管的漏极以及所述字线；第二子结构，连接所述第一子结构的所述上部、所述中部、所述下部以及所述字线。

在本公开的一种示例性实施例中，所述第一子结构的材料包括氮化硅，所述第二子结构的材料包括二氧化硅。