[发明专利]多层式芯片内置电感结构

说明书

本发明公开一种多层式芯片内置电感结构，包括：设置于一金属层间介电层上的一绝缘重布线层以及依一对称轴相互对称设置于金属层间介电层及绝缘重布线层内的一第一绕线部及一第二绕线部。第一绕线部及一第二绕线部各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：位于绝缘重布线层内一第一走线层以及位于金属层间介电层内且对应形成于第一走线层下方的一第二走线层。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。

技术领域

本发明涉及一种半导体结构，特别是涉及一种垂直堆叠的多层式芯片内置电感(on-chip inductor)结构。

背景技术

许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了被动(无源)元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体制作工艺技术而形成芯片内置部件，例如，芯片内置电感元件。

在通讯系统的快速发展下，系统芯片通常具有射频电路及数字或基频电路。由于射频电路在系统芯片的设计准则中，射频电路包括厚线路层而具有较高制造成本，因此整个芯片设计一般是采用制造成本较低的数字或基频电路的制作工艺。但是，相较于采用射频电路的设计准则的电感元件，采用数字或基频电路的设计准则的系统芯片中的电感元件的线圈厚度较薄而会有品质因素(quality factor/Q value)降低的问题。

由于芯片内置电感结构的品质因素会影响集成电路的效能，因此有必要寻求一种新的电感元件结构，其可增加电感元件的品质因素。

发明内容

在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；以及一第一绕线部及一第二绕线部，依一对称轴相互对称设置于金属层间介电层及绝缘重布线层内，且各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：一第一走线层，位于绝缘重布线层内；以及一第二走线层，位于金属层间介电层内，且对应于第一走线层。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。

在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；以及一第一绕线部及一第二绕线部，依一对称轴相互对称设置于金属层间介电层及绝缘重布线层内，且各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：一第一走线层，位于绝缘重布线层内；一第二走线层，位于金属层间介电层内，且对应形成于第一走线层下方；以及一第三走线层，位于金属层间介电层内，且对应形成于第二走线层下方。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。一第二狭缝开口贯穿第三走线层，且对应形成于第一狭缝开口下方。

在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；以及一第一绕线部及一第二绕线部，依一对称轴相互对称设置，且各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：一第一走线层，位于绝缘重布线层内；一第二走线层，位于金属层间介电层内，且对应形成于第一走线层下方；以及一第三走线层，位于金属层间介电层内，且对应形成于第二走线层下方。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。一第二狭缝开口贯穿第三走线层且对应形成于第一狭缝开口下方。一第三狭缝开口及一第四狭缝开口贯穿第三走线层且沿第二狭缝开口的长度延伸方向延伸。

在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；一第一螺旋走线层，设置于绝缘重布线层内；以及一第二螺旋走线层，位于金属层间介电层内，且对应于第一螺旋走线层，其中金属层间介电层具有一分离区以将第二螺旋走线层分成多个线段，且其中多个第一狭缝开口对应贯穿这些线段，且每一第一狭缝开口沿一对应的线段的长度延伸方向延伸。