[发明专利]三维存储器件及其制造方法

说明书

本申请提供了一种三维存储器件及其制造方法。该三维存储器件包括：存储芯片，包括：第一衬底；堆叠结构，设置于第一衬底上，包括在垂直于堆叠结构的堆叠方向的第一方向上依次设置的：第一存储阵列结构、阶梯结构以及第二存储阵列结构，阶梯结构与第一存储阵列结构和第二存储阵列结构电连接；贯穿阵列触点结构，设置于第一存储阵列结构和第二存储阵列结构之间并沿堆叠方向贯穿堆叠结构；互连层，设置于堆叠结构上，互连层通过贯穿阵列触点与衬底电连接；以及第一键合层，设置于互连层上；以及外围芯片，设置于存储芯片上，与第一键合层键合，并通过第一键合层、互连层以及贯穿阵列触点结构而与第一衬底电连接。

技术领域

本申请涉及半导体领域，更具体的，涉及一种三维存储器件及其制造方法。

背景技术

人们期望存储器件的存储容量逐渐加大。然而在增大存储器件的存储容量或者存储密度时可能会遇到一些新的问题。

例如，三维与非型闪存(3D NAND Flash)是一种应用比较多的三维存储方案。为了增大3D NAND的存储容量，通常会增加3D NAND中的层数。为了控制3D NAND的尺寸同时提升存储密度，可以选择减薄每层的厚度。然而用于导电的栅极层厚度变薄的同时，会使得其电阻变大，进而会产生较大的电阻-电容延迟(RC延迟)。

同时随着3D NAND的容量和密度不断提升，使得设置在存储串阵列的外周的电路更加复杂，例如逻辑电路不断增加。继而导致存储单元密度(Cell Efficiency)降低而且工艺难度增加。传统的外围电路由临近型外围电路(Periphery Near CeLL，PNC)逐渐向置底型外围电路(Periphery Under Cell，PUC)或X-tacking方向发展。

此外，即使3D NAND的外围电路在不断升级，也始终要保证互补金属氧化物半导体(CMOS)中的逻辑电路与存储串阵列中的存储单元的电信号交互。

发明内容

本申请的实施例提供了一种三维存储器件，该三维存储器件包括：存储芯片，包括：第一衬底；堆叠结构，设置于所述第一衬底上，包括在垂直于所述堆叠结构的堆叠方向的第一方向上依次设置的：第一存储阵列结构、阶梯结构以及第二存储阵列结构，所述阶梯结构与所述第一存储阵列结构和所述第二存储阵列结构电连接；贯穿阵列触点结构，设置于所述第一存储阵列结构和所述第二存储阵列结构之间并沿所述堆叠方向贯穿所述堆叠结构；互连层，设置于所述堆叠结构上，所述互连层通过所述贯穿阵列触点与所述衬底电连接；以及第一键合层，设置于所述互连层上；以及外围芯片，设置于所述存储芯片上，与所述第一键合层键合，并通过所述第一键合层、所述互连层以及所述贯穿阵列触点结构而与所述第一衬底电连接。

在一个实施方式中，阶梯结构包括：沿所述第一方向相对设置的第一阶梯区域和第二阶梯区域，所述阶梯结构的位于所述第一阶梯区域中的台阶与所述第一存储阵列结构电连接，并且所述阶梯结构的位于所述第二阶梯区域中的台阶与所述第二存储阵列结构电连接。

在一个实施方式中，堆叠结构还包括：桥接结构，沿所述第一方向延伸并连接所述第一存储阵列结构和所述第二存储阵列结构，所述桥接结构在垂直于所述堆叠方向和所述第一方向的第二方向上与所述阶梯结构并列地设置，其中，所述阶梯结构中的至少一个台阶通过所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构。

在一个实施方式中，阶梯结构包括：沿所述第一方向相对设置的第一阶梯区域和第二阶梯区域，阶梯结构位于所述第一阶梯区域中的台阶与所述阶梯结构位于所述第二阶梯区域中的台阶位于沿所述堆叠方向的不同高度处。

在一个实施方式中，所述贯穿阵列触点结构设置于所述第一阶梯区域和所述第二阶梯区域之间。

在一个实施方式中，所述贯穿阵列触点结构在垂直于所述堆叠方向和所述第一方向的第二方向上与所述阶梯结构并列地设置。