[发明专利]存储器装置及其多地址读取操作的执行方法

说明书

本发明公开了一种支持多地址读取操作的存储器装置，所述存储器装置改良双向串联端口上的吞吐量。存储器装置包括存储器阵列以及具有输入模式及输出模式的输入与输出端口。输入与输出端口具有在输入模式及输出模式两者中交替使用的至少一个信号线。控制器包括配置为响应于在输入模式中在输入与输出端口上接收读取命令而执行多地址读取操作的逻辑，多地址读取操作包括在切换至输出模式之前在输入模式中使用至少一个信号线来接收第一地址及第二地址，以及切换至输出模式与使用至少一个信号线来输出通过第一地址识别的数据。

技术领域

本发明是关于串联端口存储器装置上的读取操作，且是关于具有增强的吞吐量及效率的存储器装置及其多地址读取操作的执行方法。

背景技术

集成电路存储器装置接收用于存储器操作的命令、数据以及地址，且响应于输入与输出端口而输出数据。集成电路上的输入与输出端口通常表征为串联端口或并联端口。举例而言，NOR闪存的商业实施通常表征为并联快闪或串联快闪。并联快闪通过多个地址及输出接脚(例如48个接脚)来实施，以提供具有高吞吐量的随机存储器存取。串联快闪通常使用具有有限数目的接脚的串列周边接口(Serial Peripheral Interface；SPI)配置来实施。当然，其他串联输入与输出端口配置为准备就绪的。一般而言，对于随机读取存取，串联快闪并非执行得与并联快闪一样好。

由于随机存取的能力，NOR闪存可用于就地执行(execute-in-place；XIP)部署，其中自长期非易失性存储器执行程序，而无需将程序复制至动态RAM中的步骤。然而，吞吐量可能限制在XIP设定中使用NOR快闪或可能需要高速随机存取的其他应用。串联快闪可能不能为这些种类的应用提供足够的吞吐量。然而，由于大大减少的存储器装置接脚计数及高带宽能力，因此期望使用串联快闪产品。

用于改良串联快闪的吞吐量的技术包括增加时钟频率以及增加用于串联协议的I/O接脚的数目。然而，将数据自非易失性存储器移动至适用于输出数据的输出缓冲器中所需的内部感测放大器操作所涉及的延迟不与时钟速率及接脚计数成比例。因此，此延迟可能成为随机存取串联快闪的主要效能瓶颈。

期望提供可增强低接脚计数存储器产品(诸如串联NOR快闪)的读取效能的技术。

发明内容

本发明中所描述的技术实现能够在双向I/O端口上接收并递送多个读取命令、地址以及数据输出的低接脚计数存储器，其中在将双向I/O端口自输入模式改变为输出模式以自先前命令或地址输出数据之前，可发布/接收一或多个接下来的读取命令或地址。

如本发明中所描述的支持多地址读取操作的存储器装置改良双向端口上的吞吐量。此存储器装置的实施例包括存储器阵列以及具有输入模式及输出模式的输入与输出端口。输入与输出端口具有在输入模式及输出模式两者中交替使用的至少一个信号线。控制器包括配置为响应于在输入模式中在输入与输出端口上接收读取命令而执行多地址读取操作的逻辑，操作包括在切换至输出模式之前在输入模式中使用至少一个信号线来接收第一地址及第二地址、切换至输出模式以及使用至少一个信号线来输出通过第一地址识别的数据。

描述一种用于对存储器装置执行多地址读取操作的方法，存储器装置包括存储器阵列以及具有输入模式及输出模式的输入与输出端口，其中输入与输出端口具有在输入模式及输出模式两者中交替使用的至少一个信号线。一般而言，方法包括：在多地址读取操作中在输入模式中在输入与输出端口上接收读取命令，以及响应于读取命令，在切换至输出模式之前在输入模式中使用至少一个信号线来接收第一地址及第二地址；切换至输出模式；以及使用至少一个信号线来输出通过第一地址识别的数据。