[发明专利]存储器装置及其多地址读取操作的执行方法

权利要求书

1.一种存储器装置，其中，包括：

存储器阵列以及具有输入模式及输出模式的输入与输出端口，其中所述输入与输出端口具有在所述输入模式及所述输出模式两者中交替使用的至少一个信号线；以及

控制器，包括配置为响应于所述输入模式中在所述输入与输出端口上接收读取命令而执行多地址读取操作的逻辑，所述多地址读取操作包括在切换至所述输出模式之前于所述输入模式中使用所述至少一个信号线来接收第一地址及第二地址，以及切换至所述输出模式与使用所述至少一个信号线来输出通过所述第一地址识别的数据。

2.根据权利要求1所述的存储器装置，其中，所述多地址读取操作包括：

在第一延迟之后，响应于通过所述第一地址识别的第一数据块于所述输入与输出端口上的输出准备就绪而将所述第一地址施加至所述存储器阵列；且包括：

在所述第一延迟结束之前，于所述输入模式中在所述输入与输出端口上接收所述第二地址；

在第一延迟之后，响应于通过所述第二地址识别的第二数据块于所述输入与输出端口上的输出准备就绪而将所述第二地址施加至所述存储器阵列；以及

在所述第二延迟之后，于所述输出模式中在所述输入与输出端口上输出所述第二数据块。

3.根据权利要求1所述的存储器装置，其中，所述读取命令指示所述多地址读取操作的起始。

4.根据权利要求2所述的存储器装置，其中，所述第一数据块及所述第二数据块具有不同长度。

5.根据权利要求1所述的存储器装置，其中，接收所述读取命令，所述读取命令具有指示在所述多地址读取操作中切换至所述输出模式之前接收地址数目的数据。

6.根据权利要求1所述的存储器装置，其中，所述多地址读取操作包括：在控制信号转态时接收所述读取命令；以及在没有所述控制信号的介入转态的情况下接收所述第一地址及所述第二地址。

7.根据权利要求1所述的存储器装置，其中，所述多地址读取操作包括：在输出通过所述第一地址识别的所述数据之后，切换至所述输入模式且接收后续数据块的读取地址序列，再切换至所述输出模式，及输出通过所述读取地址序列中的先前读取地址识别的数据块，其中所述输出模式与所述输入模式交错。

8.根据权利要求1所述的存储器装置，其中，所述多地址读取操作包括接收多个读取地址，所述多个读取地址包括所述第一地址及所述第二地址，且接收在所述多地址读取操作中用于最后一个数据块的所述多个读取地址中的读取地址，所述读取地址具有作为立即数据的最终读取指示符，且所述多地址读取操作包括在输出通过紧接在先前的地址识别的块之后，输出所述最后一个数据块，而不将所述输入与输出端口自所述输出模式改变为用于介入输入的所述输入模式。

9.根据权利要求1所述的存储器装置，其中，所述多地址读取操作包括接收多个读取地址，所述多个读取地址包括所述第一地址及所述第二地址，且在所述多地址读取操作中接收所述读取地址中的一或多者，所述读取地址中的一或多者具有指示通过所述读取地址识别的数据块长度作为立即数据的突发长度指示符。

10.根据权利要求1所述的存储器装置，其中，接收所述读取地址中的一或多者，所述读取地址中的一或多者具有识别在所述多地址读取操作中施加设定的立即数据。

11.根据权利要求2所述的存储器装置，其中，所述多地址读取操作包括：于所述输出模式中输出所述第二数据块之前，且在输出所述第一数据块之后，停止所述输出模式且接着在所述输入与输出端口上开始所述输入模式，且接着于所述输入模式中在所述输入与输出端口上接收用以识别第三数据块的第三地址；以及在第三延迟之后响应于所述第三数据块于输出准备就绪而将所述第三地址施加至所述存储器阵列。