[发明专利]存储器器件以及数据处理器件和方法

权利要求书

1.一种存储器器件，包括：

第一数据存储单元和第二数据存储单元，各自用于存储一个二进制位，每个数据存储单元包括：

匹配线(“ML”)开关晶体管；和

铁电场效应晶体管(“FeFET”)开关晶体管和输入开关晶体管的串联组合，

所述第一数据存储单元和所述第二数据存储单元的ML开关晶体管在结点处相互连接，形成具有第一端和第二端的串联组合，

所述第一数据存储单元中的所述FeFET和所述输入开关晶体管的串联组合的一端在结点处连接至所述ML开关晶体管的所述串联组合的所述第一端，并且所述第二数据存储单元中的FeFET和所述输入开关晶体管的所述串联组合的一端连接到所述ML开关晶体管之间的所述结点。

2.根据权利要求1所述的存储器器件，其中，所述第一数据存储单元和所述第二数据存储单元中的每个中的所述FeFET具有栅极、源极和漏极，所述第一数据存储单元中的所述FeFET的漏极连接至所述ML开关晶体管的所述串联组合的所述第一端，并且所述第二数据存储单元中的所述FeFET的所述漏极连接到所述ML开关晶体管之间的所述结点。

3.根据权利要求2所述的存储器器件，其中，所述ML开关晶体管和输入开关晶体管中的每一个是具有栅极、源极和漏极的场效应晶体管(“FET”)，

所述第一数据存储单元和所述第二数据存储单元中的所述ML开关晶体管的所述栅极彼此连接，并且用于接收使能匹配线(“ML”)使能信号，

所述第一数据存储单元和所述第二数据存储单元中的所述FeFET的所述栅极彼此连接，并且用于接收字线(“WL”)信号，以及

所述输入开关晶体管的所述栅极用于接收相应的输入信号。

4.根据权利要求1所述的存储器器件，还包括：第三数据存储单元和第四数据存储单元，各自用于存储一个二进制位，每个数据存储单元包括：

ML开关晶体管；和

FeFET和输入开关晶体管的串联组合，

所述第三数据存储单元的所述ML开关晶体管和所述第四数据存储单元的所述ML开关晶体管在结点处彼此连接，形成具有第一端和第二端的串联组合，所述第一端连接到所述第一数据存储单元和所述第二数据存储单元的所述ML开关晶体管的所述串联组合的所述第二端，所述第一数据存储单元、所述第二数据存储单元、所述第三数据存储单元和所述第四数据存储单元的所述ML开关晶体管形成具有输入端和输出端的匹配线，

所述第三数据存储单元中的所述FeFET和所述输入开关晶体管的所述串联组合的一端在结点处连接到所述ML开关晶体管的所述串联组合的所述第一端，并且所述第四数据存储单元中的所述FeFET和所述输入开关晶体管的所述串联组合的一端连接到所述第三数据存储单元和所述第四数据存储单元的所述ML开关晶体管之间的所述结点。

5.根据权利要求4所述的存储器器件，其中，所述FeFET、所述ML开关晶体管和所述输入开关晶体管中的每一个具有栅极、源极和漏极，所述存储器器件还包括：

WL，连接到所述存储器器件中的所述FeFET的所述栅极；

ML使能线，连接到所述ML开关晶体管的所述栅极；

多个第一位线和第二位线对(“BL”)，其中，所述第一位线连接到所述第一数据存储单元和所述第二数据存储单元的所述ML开关晶体管的所述串联组合的所述第一端，所述第二位线连接到所述第一数据存储单元和所述第二数据存储单元的所述ML开关晶体管之间的所述结点，所述第三位线连接到所述第三数据存储单元和所述第四数据存储单元的所述ML开关晶体管的所述串联组合的所述第一端，并且所述第四位线连接到所述第三数据存储单元和所述第四数据存储单元的所述ML开关晶体管之间的所述结点；

多个选择线(“SL”)，每个选择线连接到数据存储单元中相应一个中的FeFET和输入开关晶体管之间的结点；和

多对第一和第二输入线(“IN”)，每对分别连接到数据存储单元中一个的输入开关晶体管的栅极。

6.根据权利要求4所述的存储器器件，其中，每个所述数据存储单元中的每个所述FeFET的所述漏极连接到所述数据存储单元的所述ML开关晶体管。