[发明专利]形成半导体器件的方法及半导体器件

说明书

一种形成半导体器件的方法包括：形成分别位于第一半导体区、第二半导体区、和第三半导体区上方的第一栅极电介质、第二栅极电介质、和第三栅极电介质。该方法还包括：沉积覆盖第一栅极电介质的第一含镧层；以及沉积覆盖第二栅极电介质的第二含镧层。第二含镧层薄于第一含镧层。然后实施退火工艺以将第一含镧层和第二含镧层中的镧分别驱动至第一栅极电介质和第二栅极电介质中。在退火工艺期间，第三栅极电介质上不具有含镧层，根据本申请的其他实施例，还提供了半导体器件。

技术领域

本申请的实施例涉及形成半导体器件的方法及半导体器件。

背景技术

金属氧化物半导体(MOS)器件通常包括金属栅极，其形成为解决常规多晶硅栅极中的多耗尽效应。当所施加的电场从靠近栅极电介质的栅极区扫走载流子形成耗尽层时，发生多耗尽效应。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，而在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，使得更难在半导体表面上生成反型层。

金属栅极可以包括多个层，从而可以满足NMOS器件和PMOS器件的不同要求。金属栅极的形成通常涉及去除伪栅极堆叠件以形成沟槽、沉积延伸至沟槽中的多个金属层、形成金属区以填充沟槽的所剩部分、然后实施化学机械抛光(CMP)工艺以去除金属层的多余部分。金属层和金属区的所剩部分形成金属栅极。

发明内容

根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成分别位于第一半导体区、第二半导体区、和第三半导体区上方的第一栅极电介质、第二栅极电介质、和第三栅极电介质；沉积覆盖第一栅极电介质的第一含镧层；沉积覆盖第二栅极电介质的第二含镧层，其中，第二含镧层薄于第一含镧层；以及实施退火工艺以将第一含镧层和第二含镧层中的镧分别驱动至第一栅极电介质和第二栅极电介质中，其中，在退火工艺期间，第三栅极电介质上不具有含镧层。

根据本申请的实施例，提供了一种半导体器件，包括：第一晶体管，包括：第一半导体区；第一高k电介质，位于第一半导体区上方，其中，第一高k电介质包括第一高k电介质材料和具有第一镧原子百分比的镧；以及第一功函层，位于第一高k电介质上方；以及第二晶体管，包括：第二半导体区；第二高k电介质，位于第二半导体区上方，其中，第二高k电介质包括第一高k电介质材料和具有第二镧原子百分比的镧，并且其中，第二镧原子百分比低于第一镧原子百分比；以及第二功函层，位于第二高k电介质上方，其中，第一功函层和第二功函层通过相同的材料形成。

根据本申请的实施例，提供了一种半导体器件，包括：体半导体衬底；第一半导体鳍部、第二半导体鳍部、和第三半导体鳍部，位于体半导体衬底上方；第一栅极堆叠件，位于第一半导体鳍部的第一侧壁和第一顶面上，第一栅极堆叠件包括：第一界面层；以及第一高k电介质，位于第一界面层上，其中，第一高k电介质具有第一镧原子百分比；第二栅极堆叠件，位于第二半导体鳍部的第二侧壁和第二顶面上，第二栅极堆叠件包括：第二界面层；以及第二高k电介质，位于第二界面层上，其中，第二高k电介质具有低于第一镧原子百分比的第二镧原子百分比；以及第三栅极堆叠件，位于第三半导体鳍部的第三侧壁和第三顶面上，第三栅极堆叠件包括：第三界面层；以及第三高k电介质，位于第三界面层上，其中，第三高k电介质具有低于第二镧原子百分比的第三镧原子百分比。

本申请的实施例涉及通过镧掺入实现多阈值电压。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1-图6、图7A、图7B、图8A、图8B、图9-图19、图20A、和图20B示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和截面图；

图21至图23示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和截面图；