[发明专利]半导体存储装置

说明书

实施方式提供一种在动作时序、施加电压不同的晶体管阵列区域彼此之间缓和电位差的半导体存储装置。实施方式的半导体存储装置具有衬底、第1杂质区域、第2杂质区域、第1晶体管、第3杂质区域、第4杂质区域、第2晶体管、以及活性区域。第1导电型的第1杂质区域、第2杂质区域、第3杂质区域、第4杂质区域、活性区域设置在衬底上。第1杂质区域与第2杂质区域在第1方向上隔开。第1晶体管在第1杂质区域与第2杂质区域之间包含第1电极。第3杂质区域与第1杂质区域在第2方向上隔开。第4杂质区域与第3杂质区域在第1方向上隔开。第2晶体管在第3杂质区域与第4杂质区域之间包含第2电极。活性区域设置在第1晶体管与第2晶体管之间。

[相关申请案]

本申请案享有以日本专利申请案2020-051491号(申请日：2020年3月23日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知一种半导体存储装置，具备：多个存储器区块，包含存储单元；以及区块选择电路，选择规定的存储单元区块使之动作。在区块选择电路中，存在如下问题：在动作时序或施加电压不同的晶体管阵列区域彼此之间产生较高的电位差，而容易发生耐压破坏。

发明内容

本发明要解决的课题在于提供一种半导体存储装置，具有在动作时序或施加电压不同的晶体管阵列区域彼此之间缓和电位差的结构。

实施方式的半导体存储装置具有衬底、第1杂质区域、第2杂质区域、第1晶体管、第3杂质区域、第4杂质区域、第2晶体管、以及活性区域。第1杂质区域设置在所述衬底上，具有第1导电型。第2杂质区域设置在所述衬底上，与所述第1杂质区域在第1方向上隔开配置，具有所述第1导电型。第1晶体管包含设置在所述第1杂质区域与所述第2杂质区域之间且衬底表面上的第1电极。第3杂质区域设置在所述衬底上，与所述第1杂质区域在和所述第1方向交叉的第2方向上隔开配置，具有第1导电型。第4杂质区域设置在所述衬底上，与所述第3杂质区域在所述第1方向上隔开配置，具有所述第1导电型。第2晶体管包含设置在所述第3杂质区域与所述第4杂质区域之间且衬底表面上的第2电极。活性区域设置在所述第1晶体管与所述第2晶体管之间，具有第1导电型。

附图说明

图1是表示实施方式的半导体存储装置的示意性构成的等效电路图。

图2是实施方式的半导体存储装置的示意性俯视图。

图3(a)是将实施方式的半导体存储装置的图2所示的结构沿着A-A′线切断并从箭头方向观察时的示意性剖视图。图3(b)是将图3(a)所示的半导体存储装置的截面的一部分放大的图。

图4是将实施方式的半导体存储装置的图2所示的结构沿着B-B′线切断并从箭头方向观察时的示意性剖视图。

图5是表示构成图1的半导体存储装置的区块选择电路的示意性构成的等效电路图。

图6(a)、(b)是表示图5的区块选择电路的一部分的示意性构成的剖视图。

图7(a)是将实施方式的半导体存储装置中的活性区域放大的图，图7(b)是表示该活性区域的变化例的图。

图8是表示连接于活性区域的控制电路的一构成例的图。

图9是表示连接于活性区域的控制电路的另一构成例的图。

具体实施方式

以下，参照附图对实施方式的半导体存储装置进行说明。

(第1实施方式)

[整体构成]