[发明专利]神经形态存储器装置和方法在审
| 申请号： | 202080094739.7 | 申请日： | 2020-12-22 |
| 公开（公告）号： | CN115398448A | 公开（公告）日： | 2022-11-25 |
| 发明（设计）人： | B·基思;F·F·罗斯;R·C·墨菲 | 申请（专利权）人： | 美光科技公司 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/04;G06N3/08;G11C11/54 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 王龙 |
| 地址： | 美国爱*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 神经 形态 存储器 装置 方法 | ||
1.一种存储器系统，其包括：
耦合到衬底的控制器裸片，所述控制器裸片包含缓冲器，所述缓冲器包含主机接口和裸片堆叠接口，其中所述主机接口包含至少一个信道，并且所述裸片堆叠接口包含两个或更多个子信道；
裸片堆叠，其由所述衬底支撑并且耦合到所述两个或更多个子信道；
控制逻辑，其将用于所述至少一个信道的连接重新分配到至少两个子信道；以及
一或多个神经形态层，其逻辑地耦合在所述裸片堆叠中的一或多个裸片与所述主机接口之间。
2.根据权利要求1所述的存储器系统，其中所述一或多个神经形态层物理地位于所述控制器裸片内。
3.根据权利要求1所述的存储器系统，其中所述缓冲器经配置以控制到所述一或多个神经形态层的数据速度。
4.根据权利要求1所述的存储器系统，其进一步包含所述控制器裸片中的电路系统，所述电路系统经配置以在第一数据速度下操作所述主机接口，并且在比所述第一数据速度更慢的第二数据速度下操作所述裸片堆叠接口。
5.根据权利要求1所述的存储器系统，其中所述一或多个神经形态层包含数字神经形态层。
6.根据权利要求1所述的存储器系统，其中所述一或多个神经形态层包含模拟乘法累加器(MAC)神经形态层。
7.根据权利要求1所述的存储器系统，其中所述一或多个神经形态层包含数字部分和模拟部分两者。
8.根据权利要求1所述的存储器系统，其中所述裸片堆叠包含DRAM裸片。
9.根据权利要求1所述的存储器系统，其中所述一或多个神经形态层包含相变单元。
10.根据权利要求1所述的存储器系统，其中所述一或多个神经形态层包含忆阻器单元。
11.根据权利要求1所述的存储器系统，其中所述衬底是主板。
12.根据权利要求1所述的存储器系统，其中所述衬底是双列直插式存储器(DIMM)衬底。
13.根据权利要求1所述的存储器系统，其中所述衬底是耦合到主板的中间衬底。
14.一种存储器系统，其包括：
耦合到衬底的控制器裸片，所述控制器裸片包含缓冲器，所述缓冲器包含主机接口和裸片堆叠接口，其中所述主机接口包含至少一个信道，并且所述裸片堆叠接口包含两个或更多个子信道；
裸片堆叠，其由所述衬底支撑并且耦合到所述两个或更多个子信道；
控制逻辑，其将用于所述至少一个信道的连接重新分配到至少两个子信道；以及
一或多个神经形态层，其逻辑地耦合在所述裸片堆叠中的一或多个裸片与所述主机接口之间；以及
所述控制器裸片中的逻辑，其用以将一或多个神经形态权重编程到所述一或多个神经形态层中。
15.根据权利要求14所述的存储器系统，其中所述一或多个神经形态层物理地位于所述控制器裸片内。
16.根据权利要求14所述的存储器系统，其中所述缓冲器经配置以控制到所述一或多个神经形态层的数据速度。
17.根据权利要求14所述的存储器系统，其进一步包含所述控制器裸片中的电路系统，所述电路系统经配置以在第一数据速度下操作所述主机接口，并且在比所述第一数据速度更慢的第二数据速度下操作所述裸片堆叠接口。
18.根据权利要求14所述的存储器系统，其中所述一或多个神经形态层在单个裸片中包含多个层。
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