[发明专利]高功效乘法累加电路

说明书

本文公开的内容包括一种用于乘法‑累加操作的系统、方法和设备。在一个方面中，控制电路接收输入操作数。在一个方面中，控制电路确定输入操作数的稀疏性，其中稀疏性可以指示输入操作数的值是否具有预先确定的值。在一个方面中，控制电路确定输入操作数的平稳性，其中平稳性可以指示输入操作数的值是否在一个或多个时钟周期上改变。在一个方面中，根据确定的输入操作数的稀疏性和平稳性，将输入操作数提供给乘法‑累加电路以作为输入。

技术领域

本公开总体涉及乘法累加(MAC)电路，包括但不限于，基于MAC电路的输入操作数的稀疏性和/或平稳性来降低MAC电路的功耗。

背景技术

MAC电路执行神经网络的中心计算。在一个示例中，MAC电路对神经网络的节点或神经元建模，并计算对应于例如权重和激活值的两个输入向量的点积。计算点积涉及将权重与相应的激活值相乘，并将相乘结果相加，这在计算上可能是穷尽的。在一个方面，具有大量节点或神经元的神经网络实现了大型MAC电路网络，这可能需要或消耗大量功率。

发明内容

本文公开的各种实施例涉及一种用于乘法累加运算的方法。在一些实施例中，该方法包括由控制电路接收输入操作数。在一些实施例中，该方法包括由控制电路确定输入操作数的稀疏性，其中稀疏性可以指示输入操作数的值是否具有预先确定的值。在一些实施例中，该方法包括由控制电路确定输入操作数的平稳性，其中平稳性可以指示输入操作数的值在一个或多个时钟周期上或在预先确定数目的时钟周期内改变还是保持不变。在一些实施例中，该方法包括根据所确定的输入操作数的稀疏性和平稳性，将输入操作数作为输入提供给乘法累加电路。

本文公开的各种实施例涉及一种用于乘法累加运算的设备。在一些实施例中，该设备包括乘法器和累加器(MAC)电路，包括第一输入，第一输入接收用于神经网络计算的第一操作数，第二输入，第二输入接收用于神经网络计算的第二操作数，第三输入，第三输入接收用于神经网络计算的累加数据，以及输出，输出用于提供以下各项的和：i)第一操作数和第二操作数的乘积，和ii)累加数据。在一些实施例中，该设备包括累加寄存器，包括：第一输入，第一输入从MAC电路的输出接收该和，第二输入，第二输入接收指示第一操作数和第二操作数的值是否都为非零的控制信号，以及输出，输出响应于指示第一操作数和第二操作数的值都为非零的控制信号，向MAC电路的第三输入提供该和。在一些实施例中，累加寄存器被配置为，响应于指示第一操作数的第一值或第二操作数的第二值中的至少一个为零的控制信号，避开向MAC电路的第三输入提供该和。在一些实施例中，第一操作数包括用于神经网络计算的权重，并且第二操作数包括用于神经网络计算的激活值。

在一些实施例中，该设备还包括逻辑电路，被配置为对第一信号和第二信号执行与逻辑操作以生成控制信号。第一信号可以指示第一操作数的第一值是否为非零，并且第二信号可以指示第二操作数的第二值是否为非零。在一些实施例中，该设备还包括：第一输入寄存器，包括响应于以下各项至少之一，向MAC电路的第一输入提供第一操作数的输出：i)指示第一操作数的第一值为非零的第一信号，或ii)指示第一操作数的第一值已改变的第三信号。

在一些实施例中，该设备还包括第二输入寄存器，包括响应于以下至少一项，向MAC电路的第二输入提供第二操作数的输出：i)指示第二操作数的第二值为非零的第二信号，或ii)指示第二操作数的第二值已经改变的第四信号。在一些实施例中，该设备还包括控制电路，被配置为：比较在时钟周期处的第一操作数的第一值和在先前时钟周期处的第一操作数的第三值，以及响应于在时钟周期处的第一操作数的第一值和在先前时钟周期的第一操作数的第三值不同，生成指示第一操作数的第一值已改变的第三信号。在一些实施例中，控制电路还被配置为：比较在时钟周期处的第二操作数的第二值和在先前时钟周期处的第二操作数的第四值，以及响应于在时钟周期处的第二操作数的第二值和在先前时钟周期处的第二操作数的第四值不同，生成指示第二操作数的第二值已经改变的第四信号。