[发明专利]具有突触电子学和CMOS集成记忆电阻器的可扩展集成电路

说明书

可重构神经电路包括处理节点的阵列。每个处理节点包括：具有仅一个输入和输出的单个物理神经元电路；具有突触前输入的单个物理突触电路；以及耦接到所述神经元电路的输入的单个物理输出；权重存储器，用于存储N个突触电导值或具有耦接到所述单个物理突触电路的输出的权重；单个物理尖峰定时相关塑性(STDP)电路，其具有耦接到所述权重存储器的输出；耦接到所述神经元电路的输出的第一输入；以及耦接到所述突触前输入的第二输入；以及互连电路，其连接到所述突触前输入并连接到所述单个物理神经元电路的输出。突触电路和STDP电路都是时分复用电路。每个相应处理节点中的互连电路耦接到每个其他处理节点中的互连电路。

相关申请的交叉引用

本申请涉及并要求于2019年6月20日提交的美国专利申请号16/447,210的优先权，该申请是2014年8月6日提交的美国专利申请号14/453,154的部分延续，并且涉及并要求于2013年10月11日提交的美国临时申请号61/890,166的优先权，以及2013年10月14日提交的美国临时申请号61/890,790的优先权，这些申请被并入本文中，如同全文阐述一样。本申请还有关于2012年3月8日提交的美国申请号13/415,812、2012年6月27日提交的美国申请号13/535,114、以及2012年11月16日提交的美国专利申请号13/679,727，这些申请被并入本文中，如同全文阐述一样。

关于联邦资金的声明

本发明是根据美国政府合同HR0011-0 9-C-0001制造的。美国政府在本发明中具有某些权利。

技术领域

本公开涉及神经网络。

背景技术

在下面列出的现有技术参考文献[1]中给出了示例性神经电路。然而在参考文献[1]中，神经元没有尖峰，也没有尖峰时间依赖性可塑性(STDP)。此外，神经元只能局部通信。

在下面列出的现有技术参考文献[2]中，显示了具有STDP的尖峰神经元和突触。然而，这些电路没有相互连接，参考文献[2]没有任何互连结构。在下面列出的现有技术参考文献[3]中，示出了与CMOS集成的记忆电阻器阵列。然而，参考文献[3]中没有使用神经电路、突触、STDP或互连结构。

在下面列出的现有技术参考文献[4]中描述由基于记忆电阻器的神经元和突触组成的神经电路。然而，在该电路中，连接不是可编程的。此外，在参考文献[4]中，神经元只位于突触阵列的外围，因此神经元的数量与集成电路的水平或垂直维度成线性比例。

参考文献

[1]J.Cruz等人，“16x16细胞神经网络芯片：具有分布式存储器和灰度输入输出的第一完整单片动态计算机阵列”，《模拟集成电路和信号处理》，第15卷，第3期，第227-238页，1998年3月

[2]J.M.Cruz-Albrecht、M.Yung和N.Srinivasa，“节能神经元、突触和STDP集成电路”，《IEEE Trans生物医学电路系统》，第6卷，第3期，第246-256页，2012年6月。

[3]Kuk-Hwan Kim、Siddharth Gaba、Dana Wheeler、Jose M.Cruz-Albrecht、Tahir Hussain、Narayan Srinivasa和Wei Lu，题为“用于数据存储和神经形态应用的功能性混合记忆电阻器交叉开关阵列/CMOS系统”，《纳米快报》，第12卷，第1期，第389-395页，2012年1月11日。

[4]Jo S H、Chang T、Ebong I、Bhadviya B B、Mazumder P和Lu W“纳米记忆电阻器设备作为神经形态系统中的突触”，《纳米快报》，10 1297-1301，2010年。