[发明专利]具有突触电子学和CMOS集成记忆电阻器的可扩展集成电路

权利要求书

1.一种可重构神经电路，包括：

阵列，该阵列包括多个处理节点；

其中，每个处理节点包括：

单个物理神经元电路，所述单个物理神经元电路具有仅一个输入并具有输出；

单个物理突触电路，所述单个物理突触电路具有突触前输入，并且所述单个物理突触电路具有耦接到所述单个物理神经元电路的仅一个输入的单个物理输出；

权重存储器，用于存储N个突触电导值或权重，所述权重存储器具有耦接到所述单个物理突触电路的输出，其中，N是大于1的整数；

单个物理尖峰定时相关塑性(STDP)电路，所述单个物理STDP电路具有耦接到所述权重存储器的输入的输出、耦接到所述单个物理神经元电路的输出的第一输入、以及耦接到所述突触前输入的第二输入；以及

互连电路，其连接到所述突触前输入并连接到所述单个物理神经元电路的输出；

其中，所述单个物理神经元电路的仅一个输入仅连接到所述单个物理突触电路的输出；

其中，所述单个物理突触电路被时分复用以实现N个虚拟突触电路；并且

其中，所述单个物理STDP电路被时分复用以实现N个虚拟STDP电路；并且

其中，所述阵列中的每个相应处理节点中的互连电路耦接到所述阵列中的每个其他处理节点中的互连电路。

2.根据权利要求1所述的可重构神经电路：

其中，每个处理节点适于针对N个时间段的每个相应时间段从所述权重存储器读取N个突触电导值或权重中的相应一个，并且其中，在所述N个时间段的相应时间段期间耦接到所述单个物理突触电路的所述N个突触电导值或权重中的每一个相应的突触电导值或权重，使得所述单个物理突触电路根据在所述相应时间段期间耦接的电导值或权重作为相应的虚拟突触操作；并且

其中，每个处理节点适于，通过根据所述单个物理尖峰定时依赖可塑性电路在相应时间段期间的输出在相应时间段中写入所述权重存储器，来更新从所述权重存储器读取的相应突触电导值或权重。

3.根据权利要求1所述的可重构神经电路，其中：所述神经元电路包括积分和激发电路。

4.根据权利要求1所述的可重构神经电路，其中：

所述权重存储器包括记忆电阻器存储器、触发器、静态随机存取存储器或数字存储器。

5.根据权利要求1所述的可重构神经电路：

其中，每个处理节点中的互连电路耦接到每个其他处理节点中的突触前输入，并且耦接到每个其他处理节点中的单个物理神经元电路的输出。

6.根据权利要求1所述的可重构神经电路，其中：

所述互连电路包括多个开关，用于改变去往和来自所述阵列中的相应处理节点和其他处理节点的互连。

7.根据权利要求6所述的可重构神经电路，其中：

多个开关包括多个单向和双向开关。

8.根据权利要求1所述的可重构神经电路，其中：

所述单个物理STDP电路包括生物启发的尖峰定时相关塑性(STDP)学习规则。

9.根据权利要求1所述的可重构神经电路，其中：

所述阵列包括处理节点的二维阵列。

10.根据权利要求1所述的可重构神经电路，其中，每个处理节点还包括：

连接性存储器；

其中，每个处理节点中的互连电路包括多个开关；

其中，所述连接性存储器存储用于所述多个开关中的每个相应开关的多个互连电路路由控制；并且

其中，用于所述多个开关中的相应开关的所述多个互连电路路由控制，被配置为针对N个时间段的每个相应时间段控制所述相应开关。

11.根据权利要求10所述的可重构神经电路：

其中，存储在每个处理节点中的连接性存储器中的互连电路路由控制确定相应处理节点中的单个物理神经元电路的输出是否连接到另一处理节点中的相应突触前输入。