[发明专利]集成电路

说明书

在此提供一种集成电路和半导体装置。此半导体装置包括基板；位于基板上的输入/输出装置；位于基板上的核心装置。此输入/输出装置包括第一栅极结构，其具有界面层；第一高介电常数介电质堆叠，其位于界面层上；以及导电层，其位于第一高介电常数介电质堆叠上并与之物理接触。核心装置包括包括第二栅极结构，其具有界面层；第二高介电常数介电质堆叠，其位于界面层上；以及导电层，其位于第二高介电常数介电质堆叠上并与之物理接触。第一高介电常数介电质堆叠包括第二高介电常数介电质堆叠及第三介电层。

技术领域

本发明实施例涉及一种集成电路装置，且特别涉及一种具有不同厚度的栅极介电层的集成电路装置及其制造方法。

背景技术

半导体集成电路工业已经历快速成长。集成电路的材料和设计方面的技术进步已经产生了数代的集成电路，其中每一代都比上一代具有更小且更复杂的电路。在集成电路的发展过程中，随着几何尺寸(亦即，利用工艺所制造的最小装置尺寸或线宽)的降低，功能密度(functional density，亦即，每一芯片面积中内连接的装置数量)已普遍增加。尺寸缩减的工艺具有提升生产效率及降低相关成本的优点。然而，随着如此的尺寸缩减，加工与制造集成电路的复杂性也随之增加。

举例而言，随着集成电路技术朝着更小的技术节点发展，已经导入多栅极(multi-gate)装置，以通过增加栅极-通道耦合(gate-channel coupling)、降低截止状态电流(off-state current)及降低短通道效应(short-channel effects,SCEs)，而改善栅极控制。多栅极装置通常是指以下的装置：具有栅极结构或其一部分设置在通道区域的多于一侧上。全绕式栅极(gate-all-around,GAA)晶体管是多栅极装置的示范例，在高性能和低漏电流的应用中，这些多栅极装置已成为普遍且有潜力的候选方案。与平面式晶体管相比，如此的配置方式提供了优选的通道控制，并且大幅降低了短通道效应(特别是，通过降低次临界漏电流(sub-threshold leakage))。全绕式栅极晶体管具有部分地或完全地围绕通道区域而延伸的栅极结构，而可从每一侧提供对通道区域的存取。全绕式栅极晶体管的通道区域可以由纳米线(nanowire)、纳米片(nanosheet)、其他纳米结构及/或其他合适的结构所形成。在一些实施例中，如此的通道区域包含垂直堆叠的多个纳米线(其水平延伸，而提供水平配向的沟道)。

集成电路装置包括具有不同功能的晶体管，例如，输入/输出功能及核心功能。这些不同的功能要求晶体管具有不同的结构。同时，具有相似的工艺与相似的工艺视窗以制造这些不同的晶体管而降低成本及改善良率是有利的。虽然现有的全绕式栅极晶体管及工艺已普遍能够符合其预期目的，然而其仍无法完全满足所有方面的需求。举例而言，不同的核心功能(例如，高速应用与低功率(及/或低漏电流)应用)可能会需要全绕式栅极晶体管的不同栅极介电层厚度。因此，如何持续缩小用于具有不同栅极介电层厚度以适合不同应用的输入/输出装置与核心装置的栅极堆层是半导体行业面临的挑战。本公开的目标在于解决以上问题及其他相关问题。

发明内容

本公开的一实施例是公开一种集成电路，包括：基板，具有第一区域及第二区域；第一全绕式栅极装置，位于第一区域中，其中第一全绕式栅极装置包括：第一通道构件，在第一方向上纵向延伸；以及第一栅极结构，包裹第一通道构件的通道区域，其中第一栅极结构包括第一界面层，第一界面层具有在大致垂直于第一方向的第二方向上所测量到的第一厚度；第二全绕式栅极装置，位于第一区域中，其中第二全绕式栅极装置包括：第二通道构件，在第一方向上纵向延伸；以及第二栅极结构，包裹第二通道构件的通道区域，其中第二栅极结构包括第二界面层，第二界面层具有在第二方向上所测量到的第二厚度，且第二厚度大于第一厚度；以及第三全绕式栅极装置，位于第二区域中，其中第三全绕式栅极装置包括：第三通道构件，在第一方向上纵向延伸；以及第三栅极结构，包裹第三通道构件的通道区域，其中第三栅极结构包括第三界面层，第三界面层具有在第二方向上所测量到的第三厚度，且第三厚度大于第二厚度。